From patchwork Sat Nov 2 00:16:28 2019 Content-Type: text/plain; charset="utf-8" MIME-Version: 1.0 Content-Transfer-Encoding: 7bit X-Patchwork-Submitter: Bjorn Andersson X-Patchwork-Id: 11223953 Return-Path: Received: from mail.kernel.org (pdx-korg-mail-1.web.codeaurora.org [172.30.200.123]) by pdx-korg-patchwork-2.web.codeaurora.org (Postfix) with ESMTP id DE687913 for ; Sat, 2 Nov 2019 00:16:49 +0000 (UTC) Received: from vger.kernel.org (vger.kernel.org [209.132.180.67]) by mail.kernel.org (Postfix) with ESMTP id 9FF4A21897 for ; Sat, 2 Nov 2019 00:16:49 +0000 (UTC) Authentication-Results: mail.kernel.org; dkim=pass (2048-bit key) header.d=linaro.org header.i=@linaro.org header.b="JcaXkzG6" Received: (majordomo@vger.kernel.org) by vger.kernel.org via listexpand id S1728257AbfKBAQm (ORCPT ); Fri, 1 Nov 2019 20:16:42 -0400 Received: from mail-pl1-f193.google.com ([209.85.214.193]:35125 "EHLO mail-pl1-f193.google.com" rhost-flags-OK-OK-OK-OK) by vger.kernel.org with ESMTP id S1728267AbfKBAQk (ORCPT ); Fri, 1 Nov 2019 20:16:40 -0400 Received: by mail-pl1-f193.google.com with SMTP id x6so5031456pln.2 for ; Fri, 01 Nov 2019 17:16:39 -0700 (PDT) DKIM-Signature: v=1; a=rsa-sha256; c=relaxed/relaxed; d=linaro.org; s=google; h=from:to:cc:subject:date:message-id:in-reply-to:references :mime-version:content-transfer-encoding; bh=Goeaa+WdSfX3lrdwOe1OIVQ8K50iyTIx7f+c3iX7OnI=; b=JcaXkzG6X7v8CP/lZn68iPVZ0Lps6E67/jNH+GwGCniHaW8HSSQjiG+llSDSvxnj3B Lt5Olp2yPGxzsoP0oiwfVtcD5OPGJXqFpKFHY0g/R4XH8TX6zD25PbmJzSsbjEhgq6AQ x3UhZykBsbf93cDm9zt2u5mB1Nzg2IF9cIn7CTJP2Udn9KUHclm9rcy+cVpZNUymgwXN OZh63Fw/2IIDwzQynN2EEIjhcnP3XF0zZJWX+7z0NcZfvjLlTRFSGAyyTP/cu13Tuj4u EG+rqOdSDoX6/Kl7GuxhvGMqw09RlFeAh5TIuLmc8qJW74PO1nAkH4WE8QgxpXA0ZPzl 2XIQ== X-Google-DKIM-Signature: v=1; a=rsa-sha256; c=relaxed/relaxed; d=1e100.net; s=20161025; h=x-gm-message-state:from:to:cc:subject:date:message-id:in-reply-to :references:mime-version:content-transfer-encoding; bh=Goeaa+WdSfX3lrdwOe1OIVQ8K50iyTIx7f+c3iX7OnI=; b=RaDPpDbiRtFx8tdzRVaAJdWTMAOgXWgJZrxGpIC2jTmQHUgpX9C3tHz5K9rswe9OhV Piusgqa1R7q6HBvxysNabp/NBL0vRXjJ2h2qwsQQRmfKt5eYUu4nTky4wn9VtdNs3ag6 waYjGIm9ZpONYl5JUkGaVDjnQCV3xtfB8BHxEsESFB5x8hqv1p1yiyYnSe0nLpo07qJ3 oW341J3obWTGCkqj/j+H3l2F2U15sfFupmwUOz2qIXDtThWF+fUMpvstsl9YwaIbKsRZ t5XJQ/ZxTVOr2hRtOI09pltoRSQ1AwjRMKREK9SQp/e8wbUV6AcdaE32NCXNS46zt4FL b+dw== X-Gm-Message-State: APjAAAXNdHuQmrlkEIyG+MZngOUhJx8H6gn5KpvtWgxBh4DXIeHJCbqZ pw8BKeqoDtp9Q2XIFTCqIsLwTA== X-Google-Smtp-Source: APXvYqz/to7n8BI7G2/cTS12AkU9pRIrCkAmniykrxBIV6EXdFRsFd6PsJmmkTjnAWa1aKIYc0xoVg== X-Received: by 2002:a17:902:ab82:: with SMTP id f2mr15603519plr.39.1572653798749; Fri, 01 Nov 2019 17:16:38 -0700 (PDT) Received: from localhost.localdomain (104-188-17-28.lightspeed.sndgca.sbcglobal.net. [104.188.17.28]) by smtp.gmail.com with ESMTPSA id j11sm7876250pgk.3.2019.11.01.17.16.37 (version=TLS1_3 cipher=TLS_AES_256_GCM_SHA384 bits=256/256); Fri, 01 Nov 2019 17:16:38 -0700 (PDT) From: Bjorn Andersson To: Kishon Vijay Abraham I Cc: Rob Herring , Mark Rutland , linux-arm-msm@vger.kernel.org, linux-kernel@vger.kernel.org, devicetree@vger.kernel.org Subject: [PATCH v2 5/5] phy: qcom: qmp: Add SDM845 QHP PCIe PHY Date: Fri, 1 Nov 2019 17:16:28 -0700 Message-Id: <20191102001628.4090861-6-bjorn.andersson@linaro.org> X-Mailer: git-send-email 2.23.0 In-Reply-To: <20191102001628.4090861-1-bjorn.andersson@linaro.org> References: <20191102001628.4090861-1-bjorn.andersson@linaro.org> MIME-Version: 1.0 Sender: linux-arm-msm-owner@vger.kernel.org Precedence: bulk List-ID: X-Mailing-List: linux-arm-msm@vger.kernel.org Add the GEN3 QHP PCIe PHY found in SDM845. Signed-off-by: Bjorn Andersson --- Changes since v1: - New patch drivers/phy/qualcomm/phy-qcom-qmp.c | 157 ++++++++++++++++++++++++++++ drivers/phy/qualcomm/phy-qcom-qmp.h | 114 ++++++++++++++++++++ 2 files changed, 271 insertions(+) diff --git a/drivers/phy/qualcomm/phy-qcom-qmp.c b/drivers/phy/qualcomm/phy-qcom-qmp.c index d107563e17c6..ae05a53dccf2 100644 --- a/drivers/phy/qualcomm/phy-qcom-qmp.c +++ b/drivers/phy/qualcomm/phy-qcom-qmp.c @@ -166,6 +166,12 @@ static const unsigned int sdm845_qmp_pciephy_regs_layout[] = { [QPHY_PCS_STATUS] = 0x174, }; +static const unsigned int sdm845_qhp_pciephy_regs_layout[] = { + [QPHY_SW_RESET] = 0x00, + [QPHY_START_CTRL] = 0x08, + [QPHY_PCS_STATUS] = 0x2ac, +}; + static const unsigned int sdm845_ufsphy_regs_layout[] = { [QPHY_START_CTRL] = 0x00, [QPHY_PCS_READY_STATUS] = 0x160, @@ -589,6 +595,126 @@ static const struct qmp_phy_init_tbl sdm845_qmp_pcie_pcs_misc_tbl[] = { QMP_PHY_INIT_CFG(QPHY_V3_PCS_MISC_PCIE_INT_AUX_CLK_CONFIG1, 0x00), }; +static const struct qmp_phy_init_tbl sdm845_qhp_pcie_serdes_tbl[] = { + QMP_PHY_INIT_CFG(PCIE_GEN3_QHP_COM_SYSCLK_EN_SEL, 0x27), + QMP_PHY_INIT_CFG(PCIE_GEN3_QHP_COM_SSC_EN_CENTER, 0x01), + QMP_PHY_INIT_CFG(PCIE_GEN3_QHP_COM_SSC_PER1, 0x31), + QMP_PHY_INIT_CFG(PCIE_GEN3_QHP_COM_SSC_PER2, 0x01), + QMP_PHY_INIT_CFG(PCIE_GEN3_QHP_COM_SSC_STEP_SIZE1, 0xde), + QMP_PHY_INIT_CFG(PCIE_GEN3_QHP_COM_SSC_STEP_SIZE2, 0x07), + QMP_PHY_INIT_CFG(PCIE_GEN3_QHP_COM_SSC_STEP_SIZE1_MODE1, 0x4c), + QMP_PHY_INIT_CFG(PCIE_GEN3_QHP_COM_SSC_STEP_SIZE2_MODE1, 0x06), + QMP_PHY_INIT_CFG(PCIE_GEN3_QHP_COM_BIAS_EN_CKBUFLR_EN, 0x18), + QMP_PHY_INIT_CFG(PCIE_GEN3_QHP_COM_CLK_ENABLE1, 0xb0), + QMP_PHY_INIT_CFG(PCIE_GEN3_QHP_COM_LOCK_CMP1_MODE0, 0x8c), + QMP_PHY_INIT_CFG(PCIE_GEN3_QHP_COM_LOCK_CMP2_MODE0, 0x20), + QMP_PHY_INIT_CFG(PCIE_GEN3_QHP_COM_LOCK_CMP1_MODE1, 0x14), + QMP_PHY_INIT_CFG(PCIE_GEN3_QHP_COM_LOCK_CMP2_MODE1, 0x34), + QMP_PHY_INIT_CFG(PCIE_GEN3_QHP_COM_CP_CTRL_MODE0, 0x06), + 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QMP_PHY_INIT_CFG(QSERDES_V3_COM_SYSCLK_EN_SEL, 0x14), @@ -1383,6 +1509,34 @@ static const struct qmp_phy_cfg sdm845_qmp_pciephy_cfg = { .pwrdn_delay_max = 1005, /* us */ }; +static const struct qmp_phy_cfg sdm845_qhp_pciephy_cfg = { + .type = PHY_TYPE_PCIE, + .nlanes = 1, + + .serdes_tbl = sdm845_qhp_pcie_serdes_tbl, + .serdes_tbl_num = ARRAY_SIZE(sdm845_qhp_pcie_serdes_tbl), + .tx_tbl = sdm845_qhp_pcie_tx_tbl, + .tx_tbl_num = ARRAY_SIZE(sdm845_qhp_pcie_tx_tbl), + .rx_tbl = sdm845_qhp_pcie_rx_tbl, + .rx_tbl_num = ARRAY_SIZE(sdm845_qhp_pcie_rx_tbl), + .pcs_tbl = sdm845_qhp_pcie_pcs_tbl, + .pcs_tbl_num = ARRAY_SIZE(sdm845_qhp_pcie_pcs_tbl), + .clk_list = sdm845_pciephy_clk_l, + .num_clks = ARRAY_SIZE(sdm845_pciephy_clk_l), + .reset_list = sdm845_pciephy_reset_l, + .num_resets = ARRAY_SIZE(sdm845_pciephy_reset_l), + .vreg_list = qmp_phy_vreg_l, + .num_vregs = ARRAY_SIZE(qmp_phy_vreg_l), + .regs = sdm845_qhp_pciephy_regs_layout, + + .start_ctrl = PCS_START | SERDES_START, + .pwrdn_ctrl = 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