From patchwork Mon Jul 6 23:47:37 2020 Content-Type: text/plain; charset="utf-8" MIME-Version: 1.0 Content-Transfer-Encoding: 7bit X-Patchwork-Submitter: Max Filippov X-Patchwork-Id: 11647255 Return-Path: Received: from mail.kernel.org (pdx-korg-mail-1.web.codeaurora.org [172.30.200.123]) by pdx-korg-patchwork-2.web.codeaurora.org (Postfix) with ESMTP id 2040B739 for ; Tue, 7 Jul 2020 00:41:51 +0000 (UTC) Received: from lists.gnu.org (lists.gnu.org [209.51.188.17]) (using TLSv1.2 with cipher ECDHE-RSA-AES256-GCM-SHA384 (256/256 bits)) (No client certificate requested) by mail.kernel.org (Postfix) with ESMTPS id DFE1A20663 for ; Tue, 7 Jul 2020 00:41:47 +0000 (UTC) Authentication-Results: mail.kernel.org; dkim=pass (2048-bit key) header.d=gmail.com header.i=@gmail.com header.b="NbDlnLSK" DMARC-Filter: OpenDMARC Filter v1.3.2 mail.kernel.org DFE1A20663 Authentication-Results: mail.kernel.org; dmarc=fail (p=none dis=none) header.from=gmail.com Authentication-Results: mail.kernel.org; spf=pass smtp.mailfrom=qemu-devel-bounces+patchwork-qemu-devel=patchwork.kernel.org@nongnu.org Received: from localhost ([::1]:36230 helo=lists1p.gnu.org) by lists.gnu.org with esmtp (Exim 4.90_1) (envelope-from ) id 1jsbgA-0000sP-G8 for patchwork-qemu-devel@patchwork.kernel.org; Mon, 06 Jul 2020 20:41:46 -0400 Received: from eggs.gnu.org ([2001:470:142:3::10]:35582) by lists.gnu.org with esmtps (TLS1.2:ECDHE_RSA_AES_256_GCM_SHA384:256) (Exim 4.90_1) (envelope-from ) id 1jsaqk-0002O0-Ut for qemu-devel@nongnu.org; Mon, 06 Jul 2020 19:48:39 -0400 Received: from mail-pl1-x634.google.com ([2607:f8b0:4864:20::634]:45277) by eggs.gnu.org with esmtps (TLS1.2:ECDHE_RSA_AES_128_GCM_SHA256:128) (Exim 4.90_1) (envelope-from ) id 1jsaqZ-00012y-PA for qemu-devel@nongnu.org; Mon, 06 Jul 2020 19:48:38 -0400 Received: by mail-pl1-x634.google.com with SMTP id k4so1801053pld.12 for ; Mon, 06 Jul 2020 16:48:27 -0700 (PDT) DKIM-Signature: v=1; a=rsa-sha256; c=relaxed/relaxed; d=gmail.com; s=20161025; h=from:to:cc:subject:date:message-id:in-reply-to:references :mime-version:content-transfer-encoding; bh=qhtI3J8cjBnFOmNRDElyneQ92UvlNPtcaysL+y+iLBM=; b=NbDlnLSK76iYv/V0VCGcSjZfJuiZbE0S3iLC1fJSns3yXhp0nmk+0NaBrYz0Qq2zhI MpJXWbKJQnD2HBRvlmqYWE2N3Bf6nIX3dL5R6wL0Jpf4o0uPxl0+sbmsilx5TCq5YlXz yXTs5vC+E+5liGBOnyC/Tl0X71gI11m+OIy+UHg6iYsAKPxJGT7x1vKMyBsVZKamNQbx EcCOv7UJWqJin0BDaMEmsZNxjrPLsXnQo3hqfkC+2EMhaVCZICZB3PieKVsHbvhRxynu jv92aTC/dJ7ry6knaTdQI+pDp+VtBmbXapCY7NkqVnWwMMPzxqaExSM8qmNYtkyHvl6l 1ycA== X-Google-DKIM-Signature: v=1; a=rsa-sha256; c=relaxed/relaxed; d=1e100.net; s=20161025; h=x-gm-message-state:from:to:cc:subject:date:message-id:in-reply-to :references:mime-version:content-transfer-encoding; bh=qhtI3J8cjBnFOmNRDElyneQ92UvlNPtcaysL+y+iLBM=; b=NMgN4ZssxIKuFdxSUdUQg64PikQtrMkOGqcW17n9AgzQohzhv1jkylNdhwzyzs2uf8 mKREkXnibpJK/kDkn8SjDw30lWHM/t17UrV3gmq1UXEqeYMkGDzkjsLAnSnsfMzULFIn +jsxo5tlV2JrWiGR7eTx6y/T8p+CexpBsPgotfIuqZqmJqMNyqGHkeyi5VZNkkopT25a 1A/8oCzjYqtU15pDYWUE2OfY2u4iJ4SZkplGJRl3DSfN9DnpwxLRAmXL/+UvbQciIJzO IpcVqRWaXsPoGlLCU2aUV1dflPIZdcsueYms1dgoexutvt8TrV32IPqxchwsQS+5OQ4s Y94Q== X-Gm-Message-State: AOAM530oSOOqUEOXgSDpI4kFIkDk4Lt/IAEjH9F0y44BzTgRcJbtM5V4 xaPe9RrAgNaF1edSkxrfq8g/ienM X-Google-Smtp-Source: ABdhPJxt4Gkk1nu68S78/LVAr9Ljs47qsX5kWBe0vjcM25KjweylnDD3e9qZZWS19UAQij7rjihl3g== X-Received: by 2002:a17:902:fe11:: with SMTP id g17mr43806542plj.145.1594079303258; Mon, 06 Jul 2020 16:48:23 -0700 (PDT) Received: from octofox.cadence.com ([2601:641:400:e00:19b7:f650:7bbe:a7fb]) by smtp.gmail.com with ESMTPSA id e15sm19647649pgt.17.2020.07.06.16.48.10 (version=TLS1_3 cipher=TLS_AES_256_GCM_SHA384 bits=256/256); Mon, 06 Jul 2020 16:48:21 -0700 (PDT) From: Max Filippov To: qemu-devel@nongnu.org Subject: [PATCH 21/21] target/xtensa: import DSP3400 core Date: Mon, 6 Jul 2020 16:47:37 -0700 Message-Id: <20200706234737.32378-22-jcmvbkbc@gmail.com> X-Mailer: git-send-email 2.20.1 In-Reply-To: <20200706234737.32378-1-jcmvbkbc@gmail.com> References: <20200706234737.32378-1-jcmvbkbc@gmail.com> MIME-Version: 1.0 Received-SPF: pass client-ip=2607:f8b0:4864:20::634; envelope-from=jcmvbkbc@gmail.com; helo=mail-pl1-x634.google.com X-detected-operating-system: by eggs.gnu.org: No matching host in p0f cache. That's all we know. X-Spam_score_int: -5 X-Spam_score: -0.6 X-Spam_bar: / X-Spam_report: (-0.6 / 5.0 requ) BAYES_00=-1.9, DKIM_SIGNED=0.1, DKIM_VALID=-0.1, DKIM_VALID_AU=-0.1, DKIM_VALID_EF=-0.1, FREEMAIL_FROM=0.001, FROM_LOCAL_NOVOWEL=0.5, HK_RANDOM_ENVFROM=0.001, HK_RANDOM_FROM=1, RCVD_IN_DNSWL_NONE=-0.0001, SPF_HELO_NONE=0.001, SPF_PASS=-0.001 autolearn=_AUTOLEARN X-Spam_action: no action X-Mailman-Approved-At: Mon, 06 Jul 2020 20:35:57 -0400 X-BeenThere: qemu-devel@nongnu.org X-Mailman-Version: 2.1.23 Precedence: list List-Id: List-Unsubscribe: , List-Archive: List-Post: List-Help: List-Subscribe: , Cc: Max Filippov Errors-To: qemu-devel-bounces+patchwork-qemu-devel=patchwork.kernel.org@nongnu.org Sender: "Qemu-devel" DSP3400 is a DSP core with FPU2000 option. Signed-off-by: Max Filippov --- target/xtensa/Makefile.objs | 1 + target/xtensa/core-dsp3400.c | 31 + target/xtensa/core-dsp3400/core-isa.h | 452 + target/xtensa/core-dsp3400/core-matmap.h | 312 + target/xtensa/core-dsp3400/gdb-config.inc.c | 400 + .../xtensa/core-dsp3400/xtensa-modules.inc.c | 171906 +++++++++++++++ 6 files changed, 173102 insertions(+) create mode 100644 target/xtensa/core-dsp3400.c create mode 100644 target/xtensa/core-dsp3400/core-isa.h create mode 100644 target/xtensa/core-dsp3400/core-matmap.h create mode 100644 target/xtensa/core-dsp3400/gdb-config.inc.c create mode 100644 target/xtensa/core-dsp3400/xtensa-modules.inc.c diff --git a/target/xtensa/Makefile.objs b/target/xtensa/Makefile.objs index e0a3d5e103e6..79b8db6ced27 100644 --- a/target/xtensa/Makefile.objs +++ b/target/xtensa/Makefile.objs @@ -2,6 +2,7 @@ obj-y += core-DE_233L_FPU.o obj-y += core-dc232b.o obj-y += core-dc233c.o obj-y += core-de212.o +obj-y += core-dsp3400.o obj-y += core-fsf.o obj-y += core-sample_controller.o obj-y += core-test_kc705_be.o diff --git a/target/xtensa/core-dsp3400.c b/target/xtensa/core-dsp3400.c new file mode 100644 index 000000000000..753e44d355a5 --- /dev/null +++ b/target/xtensa/core-dsp3400.c @@ -0,0 +1,31 @@ +#include "qemu/osdep.h" +#include "cpu.h" +#include "exec/gdbstub.h" +#include "qemu-common.h" +#include "qemu/host-utils.h" + +#include "core-dsp3400/core-isa.h" +#include "core-dsp3400/core-matmap.h" +#include "overlay_tool.h" + +#define xtensa_modules xtensa_modules_dsp3400 +#include "core-dsp3400/xtensa-modules.inc.c" + +static XtensaConfig dsp3400 __attribute__((unused)) = { + .name = "dsp3400", + .gdb_regmap = { + .reg = { +#include "core-dsp3400/gdb-config.inc.c" + } + }, + .isa_internal = &xtensa_modules, + .clock_freq_khz = 40000, + .opcode_translators = (const XtensaOpcodeTranslators *[]){ + &xtensa_core_opcodes, + &xtensa_fpu2000_opcodes, + NULL, + }, + DEFAULT_SECTIONS +}; + +REGISTER_CORE(dsp3400) diff --git a/target/xtensa/core-dsp3400/core-isa.h b/target/xtensa/core-dsp3400/core-isa.h new file mode 100644 index 000000000000..336b2467c6ac --- /dev/null +++ b/target/xtensa/core-dsp3400/core-isa.h @@ -0,0 +1,452 @@ +/* + * xtensa/config/core-isa.h -- HAL definitions that are dependent on Xtensa + * processor CORE configuration + * + * See , which includes this file, for more details. + */ + +/* Xtensa processor core configuration information. + + Copyright (c) 1999-2010 Tensilica Inc. + + Permission is hereby granted, free of charge, to any person obtaining + a copy of this software and associated documentation files (the + "Software"), to deal in the Software without restriction, including + without limitation the rights to use, copy, modify, merge, publish, + distribute, sublicense, and/or sell copies of the Software, and to + permit persons to whom the Software is furnished to do so, subject to + the following conditions: + + The above copyright notice and this permission notice shall be included + in all copies or substantial portions of the Software. + + THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, + EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF + MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT. + IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS BE LIABLE FOR ANY + CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, + TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE + SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE. */ + +#ifndef _XTENSA_CORE_CONFIGURATION_H +#define _XTENSA_CORE_CONFIGURATION_H + + +/**************************************************************************** + Parameters Useful for Any Code, USER or PRIVILEGED + ****************************************************************************/ + +/* + * Note: Macros of the form XCHAL_HAVE_*** have a value of 1 if the option is + * configured, and a value of 0 otherwise. These macros are always defined. + */ + + +/*---------------------------------------------------------------------- + ISA + ----------------------------------------------------------------------*/ + +#define XCHAL_HAVE_BE 0 /* big-endian byte ordering */ +#define XCHAL_HAVE_WINDOWED 1 /* windowed registers option */ +#define XCHAL_NUM_AREGS 32 /* num of physical addr regs */ +#define XCHAL_NUM_AREGS_LOG2 5 /* log2(XCHAL_NUM_AREGS) */ +#define XCHAL_MAX_INSTRUCTION_SIZE 8 /* max instr bytes (3..8) */ +#define XCHAL_HAVE_DEBUG 1 /* debug option */ +#define XCHAL_HAVE_DENSITY 1 /* 16-bit instructions */ +#define XCHAL_HAVE_LOOPS 1 /* zero-overhead loops */ +#define XCHAL_HAVE_NSA 1 /* NSA/NSAU instructions */ +#define XCHAL_HAVE_MINMAX 1 /* MIN/MAX instructions */ +#define XCHAL_HAVE_SEXT 1 /* SEXT instruction */ +#define XCHAL_HAVE_CLAMPS 1 /* CLAMPS instruction */ +#define XCHAL_HAVE_MUL16 1 /* MUL16S/MUL16U instructions */ +#define XCHAL_HAVE_MUL32 0 /* MULL instruction */ +#define XCHAL_HAVE_MUL32_HIGH 0 /* MULUH/MULSH instructions */ +#define XCHAL_HAVE_DIV32 0 /* QUOS/QUOU/REMS/REMU instructions */ +#define XCHAL_HAVE_L32R 1 /* L32R instruction */ +#define XCHAL_HAVE_ABSOLUTE_LITERALS 1 /* non-PC-rel (extended) L32R */ +#define XCHAL_HAVE_CONST16 0 /* CONST16 instruction */ +#define XCHAL_HAVE_ADDX 1 /* ADDX#/SUBX# instructions */ +#define XCHAL_HAVE_WIDE_BRANCHES 0 /* B*.W18 or B*.W15 instr's */ +#define XCHAL_HAVE_PREDICTED_BRANCHES 0 /* B[EQ/EQZ/NE/NEZ]T instr's */ +#define XCHAL_HAVE_CALL4AND12 1 /* (obsolete option) */ +#define XCHAL_HAVE_ABS 1 /* ABS instruction */ +/*#define XCHAL_HAVE_POPC 0*/ /* POPC instruction */ +/*#define XCHAL_HAVE_CRC 0*/ /* CRC instruction */ +#define XCHAL_HAVE_RELEASE_SYNC 1 /* L32AI/S32RI instructions */ +#define XCHAL_HAVE_S32C1I 1 /* S32C1I instruction */ +#define XCHAL_HAVE_SPECULATION 0 /* speculation */ +#define XCHAL_HAVE_FULL_RESET 1 /* all regs/state reset */ +#define XCHAL_NUM_CONTEXTS 1 /* */ +#define XCHAL_NUM_MISC_REGS 0 /* num of scratch regs (0..4) */ +#define XCHAL_HAVE_TAP_MASTER 0 /* JTAG TAP control instr's */ +#define XCHAL_HAVE_PRID 1 /* processor ID register */ +#define XCHAL_HAVE_EXTERN_REGS 1 /* WER/RER instructions */ +#define XCHAL_HAVE_MP_INTERRUPTS 0 /* interrupt distributor port */ +#define XCHAL_HAVE_MP_RUNSTALL 0 /* core RunStall control port */ +#define XCHAL_HAVE_THREADPTR 1 /* THREADPTR register */ +#define XCHAL_HAVE_BOOLEANS 1 /* boolean registers */ +#define XCHAL_HAVE_CP 1 /* CPENABLE reg (coprocessor) */ +#define XCHAL_CP_MAXCFG 4 /* max allowed cp id plus one */ +#define XCHAL_HAVE_MAC16 0 /* MAC16 package */ +#define XCHAL_HAVE_VECTORFPU2005 0 /* vector floating-point pkg */ +#define XCHAL_HAVE_FP 1 /* floating point pkg */ +#define XCHAL_HAVE_DFP 0 /* double precision FP pkg */ +#define XCHAL_HAVE_DFP_accel 0 /* double precision FP acceleration pkg */ +#define XCHAL_HAVE_VECTRA1 0 /* Vectra I pkg */ +#define XCHAL_HAVE_VECTRALX 0 /* Vectra LX pkg */ +#define XCHAL_HAVE_HIFIPRO 0 /* HiFiPro Audio Engine pkg */ +#define XCHAL_HAVE_HIFI2 0 /* HiFi2 Audio Engine pkg */ +#define XCHAL_HAVE_CONNXD2 0 /* ConnX D2 pkg */ +#define XCHAL_HAVE_BBE16 0 /* ConnX BBE16 pkg */ +#define XCHAL_HAVE_BBE16_RSQRT 0 /* BBE16 & vector recip sqrt */ +#define XCHAL_HAVE_BBE16_VECDIV 0 /* BBE16 & vector divide */ +#define XCHAL_HAVE_BBE16_DESPREAD 0 /* BBE16 & despread */ +#define XCHAL_HAVE_BSP3 0 /* ConnX BSP3 pkg */ +#define XCHAL_HAVE_SSP16 0 /* ConnX SSP16 pkg */ +#define XCHAL_HAVE_SSP16_VITERBI 0 /* SSP16 & viterbi */ +#define XCHAL_HAVE_TURBO16 0 /* ConnX Turbo16 pkg */ + + +/*---------------------------------------------------------------------- + MISC + ----------------------------------------------------------------------*/ + +#define XCHAL_NUM_WRITEBUFFER_ENTRIES 8 /* size of write buffer */ +#define XCHAL_INST_FETCH_WIDTH 8 /* instr-fetch width in bytes */ +#define XCHAL_DATA_WIDTH 16 /* data width in bytes */ +/* In T1050, applies to selected core load and store instructions (see ISA): */ +#define XCHAL_UNALIGNED_LOAD_EXCEPTION 1 /* unaligned loads cause exc. */ +#define XCHAL_UNALIGNED_STORE_EXCEPTION 1 /* unaligned stores cause exc.*/ +#define XCHAL_UNALIGNED_LOAD_HW 0 /* unaligned loads work in hw */ +#define XCHAL_UNALIGNED_STORE_HW 0 /* unaligned stores work in hw*/ + +#define XCHAL_SW_VERSION 800002 /* sw version of this header */ + +#define XCHAL_CORE_ID "dsp3400_RC2" /* alphanum core name + (CoreID) set in the Xtensa + Processor Generator */ + +#define XCHAL_BUILD_UNIQUE_ID 0x0002DC22 /* 22-bit sw build ID */ + +/* + * These definitions describe the hardware targeted by this software. + */ +#define XCHAL_HW_CONFIGID0 0xC3F3DBFE /* ConfigID hi 32 bits*/ +#define XCHAL_HW_CONFIGID1 0x1082C3B0 /* ConfigID lo 32 bits*/ +#define XCHAL_HW_VERSION_NAME "LX3.0.1" /* full version name */ +#define XCHAL_HW_VERSION_MAJOR 2300 /* major ver# of targeted hw */ +#define XCHAL_HW_VERSION_MINOR 1 /* minor ver# of targeted hw */ +#define XCHAL_HW_VERSION 230001 /* major*100+minor */ +#define XCHAL_HW_REL_LX3 1 +#define XCHAL_HW_REL_LX3_0 1 +#define XCHAL_HW_REL_LX3_0_1 1 +#define XCHAL_HW_CONFIGID_RELIABLE 1 +/* If software targets a *range* of hardware versions, these are the bounds: */ +#define XCHAL_HW_MIN_VERSION_MAJOR 2300 /* major v of earliest tgt hw */ +#define XCHAL_HW_MIN_VERSION_MINOR 1 /* minor v of earliest tgt hw */ +#define XCHAL_HW_MIN_VERSION 230001 /* earliest targeted hw */ +#define XCHAL_HW_MAX_VERSION_MAJOR 2300 /* major v of latest tgt hw */ +#define XCHAL_HW_MAX_VERSION_MINOR 1 /* minor v of latest tgt hw */ +#define XCHAL_HW_MAX_VERSION 230001 /* latest targeted hw */ + + +/*---------------------------------------------------------------------- + CACHE + ----------------------------------------------------------------------*/ + +#define XCHAL_ICACHE_LINESIZE 32 /* I-cache line size in bytes */ +#define XCHAL_DCACHE_LINESIZE 32 /* D-cache line size in bytes */ +#define XCHAL_ICACHE_LINEWIDTH 5 /* log2(I line size in bytes) */ +#define XCHAL_DCACHE_LINEWIDTH 5 /* log2(D line size in bytes) */ + +#define XCHAL_ICACHE_SIZE 8192 /* I-cache size in bytes or 0 */ +#define XCHAL_DCACHE_SIZE 8192 /* D-cache size in bytes or 0 */ + +#define XCHAL_DCACHE_IS_WRITEBACK 1 /* writeback feature */ +#define XCHAL_DCACHE_IS_COHERENT 0 /* MP coherence feature */ + +#define XCHAL_HAVE_PREFETCH 0 /* PREFCTL register */ + + + + +/**************************************************************************** + Parameters Useful for PRIVILEGED (Supervisory or Non-Virtualized) Code + ****************************************************************************/ + + +#ifndef XTENSA_HAL_NON_PRIVILEGED_ONLY + +/*---------------------------------------------------------------------- + CACHE + ----------------------------------------------------------------------*/ + +#define XCHAL_HAVE_PIF 1 /* any outbound PIF present */ + +/* If present, cache size in bytes == (ways * 2^(linewidth + setwidth)). */ + +/* Number of cache sets in log2(lines per way): */ +#define XCHAL_ICACHE_SETWIDTH 7 +#define XCHAL_DCACHE_SETWIDTH 7 + +/* Cache set associativity (number of ways): */ +#define XCHAL_ICACHE_WAYS 2 +#define XCHAL_DCACHE_WAYS 2 + +/* Cache features: */ +#define XCHAL_ICACHE_LINE_LOCKABLE 1 +#define XCHAL_DCACHE_LINE_LOCKABLE 1 +#define XCHAL_ICACHE_ECC_PARITY 0 +#define XCHAL_DCACHE_ECC_PARITY 0 + +/* Cache access size in bytes (affects operation of SICW instruction): */ +#define XCHAL_ICACHE_ACCESS_SIZE 8 +#define XCHAL_DCACHE_ACCESS_SIZE 16 + +/* Number of encoded cache attr bits (see for decoded bits): */ +#define XCHAL_CA_BITS 4 + + +/*---------------------------------------------------------------------- + INTERNAL I/D RAM/ROMs and XLMI + ----------------------------------------------------------------------*/ + +#define XCHAL_NUM_INSTROM 0 /* number of core instr. ROMs */ +#define XCHAL_NUM_INSTRAM 2 /* number of core instr. RAMs */ +#define XCHAL_NUM_DATAROM 0 /* number of core data ROMs */ +#define XCHAL_NUM_DATARAM 2 /* number of core data RAMs */ +#define XCHAL_NUM_URAM 0 /* number of core unified RAMs*/ +#define XCHAL_NUM_XLMI 0 /* number of core XLMI ports */ + +/* Instruction RAM 0: */ +#define XCHAL_INSTRAM0_VADDR 0x5FFE0000 +#define XCHAL_INSTRAM0_PADDR 0x5FFE0000 +#define XCHAL_INSTRAM0_SIZE 65536 +#define XCHAL_INSTRAM0_ECC_PARITY 0 + +/* Instruction RAM 1: */ +#define XCHAL_INSTRAM1_VADDR 0x5FFF0000 +#define XCHAL_INSTRAM1_PADDR 0x5FFF0000 +#define XCHAL_INSTRAM1_SIZE 65536 +#define XCHAL_INSTRAM1_ECC_PARITY 0 + +/* Data RAM 0: */ +#define XCHAL_DATARAM0_VADDR 0x5FFD0000 +#define XCHAL_DATARAM0_PADDR 0x5FFD0000 +#define XCHAL_DATARAM0_SIZE 32768 +#define XCHAL_DATARAM0_ECC_PARITY 0 + +/* Data RAM 1: */ +#define XCHAL_DATARAM1_VADDR 0x5FFD8000 +#define XCHAL_DATARAM1_PADDR 0x5FFD8000 +#define XCHAL_DATARAM1_SIZE 32768 +#define XCHAL_DATARAM1_ECC_PARITY 0 + + +/*---------------------------------------------------------------------- + INTERRUPTS and TIMERS + ----------------------------------------------------------------------*/ + +#define XCHAL_HAVE_INTERRUPTS 1 /* interrupt option */ +#define XCHAL_HAVE_HIGHPRI_INTERRUPTS 1 /* med/high-pri. interrupts */ +#define XCHAL_HAVE_NMI 0 /* non-maskable interrupt */ +#define XCHAL_HAVE_CCOUNT 1 /* CCOUNT reg. (timer option) */ +#define XCHAL_NUM_TIMERS 2 /* number of CCOMPAREn regs */ +#define XCHAL_NUM_INTERRUPTS 13 /* number of interrupts */ +#define XCHAL_NUM_INTERRUPTS_LOG2 4 /* ceil(log2(NUM_INTERRUPTS)) */ +#define XCHAL_NUM_EXTINTERRUPTS 9 /* num of external interrupts */ +#define XCHAL_NUM_INTLEVELS 6 /* number of interrupt levels + (not including level zero) */ +#define XCHAL_EXCM_LEVEL 4 /* level masked by PS.EXCM */ + /* (always 1 in XEA1; levels 2 .. EXCM_LEVEL are "medium priority") */ + +/* Masks of interrupts at each interrupt level: */ +#define XCHAL_INTLEVEL1_MASK 0x00001200 +#define XCHAL_INTLEVEL2_MASK 0x00000980 +#define XCHAL_INTLEVEL3_MASK 0x00000460 +#define XCHAL_INTLEVEL4_MASK 0x00000019 +#define XCHAL_INTLEVEL5_MASK 0x00000006 +#define XCHAL_INTLEVEL6_MASK 0x00000000 +#define XCHAL_INTLEVEL7_MASK 0x00000000 + +/* Masks of interrupts at each range 1..n of interrupt levels: */ +#define XCHAL_INTLEVEL1_ANDBELOW_MASK 0x00001200 +#define XCHAL_INTLEVEL2_ANDBELOW_MASK 0x00001B80 +#define XCHAL_INTLEVEL3_ANDBELOW_MASK 0x00001FE0 +#define XCHAL_INTLEVEL4_ANDBELOW_MASK 0x00001FF9 +#define XCHAL_INTLEVEL5_ANDBELOW_MASK 0x00001FFF +#define XCHAL_INTLEVEL6_ANDBELOW_MASK 0x00001FFF +#define XCHAL_INTLEVEL7_ANDBELOW_MASK 0x00001FFF + +/* Level of each interrupt: */ +#define XCHAL_INT0_LEVEL 4 +#define XCHAL_INT1_LEVEL 5 +#define XCHAL_INT2_LEVEL 5 +#define XCHAL_INT3_LEVEL 4 +#define XCHAL_INT4_LEVEL 4 +#define XCHAL_INT5_LEVEL 3 +#define XCHAL_INT6_LEVEL 3 +#define XCHAL_INT7_LEVEL 2 +#define XCHAL_INT8_LEVEL 2 +#define XCHAL_INT9_LEVEL 1 +#define XCHAL_INT10_LEVEL 3 +#define XCHAL_INT11_LEVEL 2 +#define XCHAL_INT12_LEVEL 1 +#define XCHAL_DEBUGLEVEL 6 /* debug interrupt level */ +#define XCHAL_HAVE_DEBUG_EXTERN_INT 1 /* OCD external db interrupt */ + +/* Type of each interrupt: */ +#define XCHAL_INT0_TYPE XTHAL_INTTYPE_TIMER +#define XCHAL_INT1_TYPE XTHAL_INTTYPE_EXTERN_LEVEL +#define XCHAL_INT2_TYPE XTHAL_INTTYPE_EXTERN_LEVEL +#define XCHAL_INT3_TYPE XTHAL_INTTYPE_EXTERN_LEVEL +#define XCHAL_INT4_TYPE XTHAL_INTTYPE_EXTERN_LEVEL +#define XCHAL_INT5_TYPE XTHAL_INTTYPE_EXTERN_LEVEL +#define XCHAL_INT6_TYPE XTHAL_INTTYPE_EXTERN_LEVEL +#define XCHAL_INT7_TYPE XTHAL_INTTYPE_EXTERN_LEVEL +#define XCHAL_INT8_TYPE XTHAL_INTTYPE_EXTERN_LEVEL +#define XCHAL_INT9_TYPE XTHAL_INTTYPE_EXTERN_LEVEL +#define XCHAL_INT10_TYPE XTHAL_INTTYPE_SOFTWARE +#define XCHAL_INT11_TYPE XTHAL_INTTYPE_TIMER +#define XCHAL_INT12_TYPE XTHAL_INTTYPE_WRITE_ERROR + +/* Masks of interrupts for each type of interrupt: */ +#define XCHAL_INTTYPE_MASK_UNCONFIGURED 0xFFFFE000 +#define XCHAL_INTTYPE_MASK_SOFTWARE 0x00000400 +#define XCHAL_INTTYPE_MASK_EXTERN_EDGE 0x00000000 +#define XCHAL_INTTYPE_MASK_EXTERN_LEVEL 0x000003FE +#define XCHAL_INTTYPE_MASK_TIMER 0x00000801 +#define XCHAL_INTTYPE_MASK_NMI 0x00000000 +#define XCHAL_INTTYPE_MASK_WRITE_ERROR 0x00001000 + +/* Interrupt numbers assigned to specific interrupt sources: */ +#define XCHAL_TIMER0_INTERRUPT 0 /* CCOMPARE0 */ +#define XCHAL_TIMER1_INTERRUPT 11 /* CCOMPARE1 */ +#define XCHAL_TIMER2_INTERRUPT XTHAL_TIMER_UNCONFIGURED +#define XCHAL_TIMER3_INTERRUPT XTHAL_TIMER_UNCONFIGURED +#define XCHAL_WRITE_ERROR_INTERRUPT 12 /* write-error interrupt */ + +/* Interrupt numbers for levels at which only one interrupt is configured: */ +/* (There are many interrupts each at level(s) 1, 2, 3, 4, 5.) */ + + +/* + * External interrupt vectors/levels. + * These macros describe how Xtensa processor interrupt numbers + * (as numbered internally, eg. in INTERRUPT and INTENABLE registers) + * map to external BInterrupt pins, for those interrupts + * configured as external (level-triggered, edge-triggered, or NMI). + * See the Xtensa processor databook for more details. + */ + +/* Core interrupt numbers mapped to each EXTERNAL interrupt number: */ +#define XCHAL_EXTINT0_NUM 1 /* (intlevel 5) */ +#define XCHAL_EXTINT1_NUM 2 /* (intlevel 5) */ +#define XCHAL_EXTINT2_NUM 3 /* (intlevel 4) */ +#define XCHAL_EXTINT3_NUM 4 /* (intlevel 4) */ +#define XCHAL_EXTINT4_NUM 5 /* (intlevel 3) */ +#define XCHAL_EXTINT5_NUM 6 /* (intlevel 3) */ +#define XCHAL_EXTINT6_NUM 7 /* (intlevel 2) */ +#define XCHAL_EXTINT7_NUM 8 /* (intlevel 2) */ +#define XCHAL_EXTINT8_NUM 9 /* (intlevel 1) */ + + +/*---------------------------------------------------------------------- + EXCEPTIONS and VECTORS + ----------------------------------------------------------------------*/ + +#define XCHAL_XEA_VERSION 2 /* Xtensa Exception Architecture + number: 1 == XEA1 (old) + 2 == XEA2 (new) + 0 == XEAX (extern) */ +#define XCHAL_HAVE_XEA1 0 /* Exception Architecture 1 */ +#define XCHAL_HAVE_XEA2 1 /* Exception Architecture 2 */ +#define XCHAL_HAVE_XEAX 0 /* External Exception Arch. */ +#define XCHAL_HAVE_EXCEPTIONS 1 /* exception option */ +#define XCHAL_HAVE_MEM_ECC_PARITY 0 /* local memory ECC/parity */ +#define XCHAL_HAVE_VECTOR_SELECT 1 /* relocatable vectors */ +#define XCHAL_HAVE_VECBASE 1 /* relocatable vectors */ +#define XCHAL_VECBASE_RESET_VADDR 0x5FFE0400 /* VECBASE reset value */ +#define XCHAL_VECBASE_RESET_PADDR 0x5FFE0400 +#define XCHAL_RESET_VECBASE_OVERLAP 0 + +#define XCHAL_RESET_VECTOR0_VADDR 0x5FFE0000 +#define XCHAL_RESET_VECTOR0_PADDR 0x5FFE0000 +#define XCHAL_RESET_VECTOR1_VADDR 0xFFFF1000 +#define XCHAL_RESET_VECTOR1_PADDR 0xFFFF1000 +#define XCHAL_RESET_VECTOR_VADDR 0x5FFE0000 +#define XCHAL_RESET_VECTOR_PADDR 0x5FFE0000 +#define XCHAL_USER_VECOFS 0x0000023C +#define XCHAL_USER_VECTOR_VADDR 0x5FFE063C +#define XCHAL_USER_VECTOR_PADDR 0x5FFE063C +#define XCHAL_KERNEL_VECOFS 0x0000021C +#define XCHAL_KERNEL_VECTOR_VADDR 0x5FFE061C +#define XCHAL_KERNEL_VECTOR_PADDR 0x5FFE061C +#define XCHAL_DOUBLEEXC_VECOFS 0x0000025C +#define XCHAL_DOUBLEEXC_VECTOR_VADDR 0x5FFE065C +#define XCHAL_DOUBLEEXC_VECTOR_PADDR 0x5FFE065C +#define XCHAL_WINDOW_OF4_VECOFS 0x00000000 +#define XCHAL_WINDOW_UF4_VECOFS 0x00000040 +#define XCHAL_WINDOW_OF8_VECOFS 0x00000080 +#define XCHAL_WINDOW_UF8_VECOFS 0x000000C0 +#define XCHAL_WINDOW_OF12_VECOFS 0x00000100 +#define XCHAL_WINDOW_UF12_VECOFS 0x00000140 +#define XCHAL_WINDOW_VECTORS_VADDR 0x5FFE0400 +#define XCHAL_WINDOW_VECTORS_PADDR 0x5FFE0400 +#define XCHAL_INTLEVEL2_VECOFS 0x0000017C +#define XCHAL_INTLEVEL2_VECTOR_VADDR 0x5FFE057C +#define XCHAL_INTLEVEL2_VECTOR_PADDR 0x5FFE057C +#define XCHAL_INTLEVEL3_VECOFS 0x0000019C +#define XCHAL_INTLEVEL3_VECTOR_VADDR 0x5FFE059C +#define XCHAL_INTLEVEL3_VECTOR_PADDR 0x5FFE059C +#define XCHAL_INTLEVEL4_VECOFS 0x000001BC +#define XCHAL_INTLEVEL4_VECTOR_VADDR 0x5FFE05BC +#define XCHAL_INTLEVEL4_VECTOR_PADDR 0x5FFE05BC +#define XCHAL_INTLEVEL5_VECOFS 0x000001DC +#define XCHAL_INTLEVEL5_VECTOR_VADDR 0x5FFE05DC +#define XCHAL_INTLEVEL5_VECTOR_PADDR 0x5FFE05DC +#define XCHAL_INTLEVEL6_VECOFS 0x000001FC +#define XCHAL_INTLEVEL6_VECTOR_VADDR 0x5FFE05FC +#define XCHAL_INTLEVEL6_VECTOR_PADDR 0x5FFE05FC +#define XCHAL_DEBUG_VECOFS XCHAL_INTLEVEL6_VECOFS +#define XCHAL_DEBUG_VECTOR_VADDR XCHAL_INTLEVEL6_VECTOR_VADDR +#define XCHAL_DEBUG_VECTOR_PADDR XCHAL_INTLEVEL6_VECTOR_PADDR + + +/*---------------------------------------------------------------------- + DEBUG + ----------------------------------------------------------------------*/ + +#define XCHAL_HAVE_OCD 1 /* OnChipDebug option */ +#define XCHAL_NUM_IBREAK 2 /* number of IBREAKn regs */ +#define XCHAL_NUM_DBREAK 2 /* number of DBREAKn regs */ +#define XCHAL_HAVE_OCD_DIR_ARRAY 0 /* faster OCD option */ + + +/*---------------------------------------------------------------------- + MMU + ----------------------------------------------------------------------*/ + +/* See core-matmap.h header file for more details. */ + +#define XCHAL_HAVE_TLBS 1 /* inverse of HAVE_CACHEATTR */ +#define XCHAL_HAVE_SPANNING_WAY 1 /* one way maps I+D 4GB vaddr */ +#define XCHAL_SPANNING_WAY 0 /* TLB spanning way number */ +#define XCHAL_HAVE_IDENTITY_MAP 0 /* vaddr == paddr always */ +#define XCHAL_HAVE_CACHEATTR 0 /* CACHEATTR register present */ +#define XCHAL_HAVE_MIMIC_CACHEATTR 0 /* region protection */ +#define XCHAL_HAVE_XLT_CACHEATTR 1 /* region prot. w/translation */ +#define XCHAL_HAVE_PTP_MMU 0 /* full MMU (with page table + [autorefill] and protection) + usable for an MMU-based OS */ +/* If none of the above last 4 are set, it's a custom TLB configuration. */ + +#define XCHAL_MMU_ASID_BITS 0 /* number of bits in ASIDs */ +#define XCHAL_MMU_RINGS 1 /* number of rings (1..4) */ +#define XCHAL_MMU_RING_BITS 0 /* num of bits in RING field */ + +#endif /* !XTENSA_HAL_NON_PRIVILEGED_ONLY */ + + +#endif /* _XTENSA_CORE_CONFIGURATION_H */ + diff --git a/target/xtensa/core-dsp3400/core-matmap.h b/target/xtensa/core-dsp3400/core-matmap.h new file mode 100644 index 000000000000..8d1aa8336ec6 --- /dev/null +++ b/target/xtensa/core-dsp3400/core-matmap.h @@ -0,0 +1,312 @@ +/* + * xtensa/config/core-matmap.h -- Memory access and translation mapping + * parameters (CHAL) of the Xtensa processor core configuration. + * + * If you are using Xtensa Tools, see (which includes + * this file) for more details. + * + * In the Xtensa processor products released to date, all parameters + * defined in this file are derivable (at least in theory) from + * information contained in the core-isa.h header file. + * In particular, the following core configuration parameters are relevant: + * XCHAL_HAVE_CACHEATTR + * XCHAL_HAVE_MIMIC_CACHEATTR + * XCHAL_HAVE_XLT_CACHEATTR + * XCHAL_HAVE_PTP_MMU + * XCHAL_ITLB_ARF_ENTRIES_LOG2 + * XCHAL_DTLB_ARF_ENTRIES_LOG2 + * XCHAL_DCACHE_IS_WRITEBACK + * XCHAL_ICACHE_SIZE (presence of I-cache) + * XCHAL_DCACHE_SIZE (presence of D-cache) + * XCHAL_HW_VERSION_MAJOR + * XCHAL_HW_VERSION_MINOR + */ + +/* Copyright (c) 1999-2010 Tensilica Inc. + + Permission is hereby granted, free of charge, to any person obtaining + a copy of this software and associated documentation files (the + "Software"), to deal in the Software without restriction, including + without limitation the rights to use, copy, modify, merge, publish, + distribute, sublicense, and/or sell copies of the Software, and to + permit persons to whom the Software is furnished to do so, subject to + the following conditions: + + The above copyright notice and this permission notice shall be included + in all copies or substantial portions of the Software. + + THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, + EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF + MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT. + IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS BE LIABLE FOR ANY + CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, + TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE + SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE. */ + + +#ifndef XTENSA_CONFIG_CORE_MATMAP_H +#define XTENSA_CONFIG_CORE_MATMAP_H + + +/*---------------------------------------------------------------------- + CACHE (MEMORY ACCESS) ATTRIBUTES + ----------------------------------------------------------------------*/ + + +/* Cache Attribute encodings -- lists of access modes for each cache attribute: */ +#define XCHAL_FCA_LIST XTHAL_FAM_EXCEPTION XCHAL_SEP \ + XTHAL_FAM_CACHED XCHAL_SEP \ + XTHAL_FAM_BYPASS XCHAL_SEP \ + XTHAL_FAM_CACHED XCHAL_SEP \ + XTHAL_FAM_CACHED XCHAL_SEP \ + XTHAL_FAM_CACHED XCHAL_SEP \ + XTHAL_FAM_EXCEPTION XCHAL_SEP \ + XTHAL_FAM_EXCEPTION XCHAL_SEP \ + XTHAL_FAM_EXCEPTION XCHAL_SEP \ + XTHAL_FAM_EXCEPTION XCHAL_SEP \ + XTHAL_FAM_EXCEPTION XCHAL_SEP \ + XTHAL_FAM_EXCEPTION XCHAL_SEP \ + XTHAL_FAM_EXCEPTION XCHAL_SEP \ + XTHAL_FAM_EXCEPTION XCHAL_SEP \ + XTHAL_FAM_EXCEPTION XCHAL_SEP \ + XTHAL_FAM_EXCEPTION +#define XCHAL_LCA_LIST XTHAL_LAM_CACHED_NOALLOC XCHAL_SEP \ + XTHAL_LAM_CACHED XCHAL_SEP \ + XTHAL_LAM_BYPASSG XCHAL_SEP \ + XTHAL_LAM_EXCEPTION XCHAL_SEP \ + XTHAL_LAM_CACHED XCHAL_SEP \ + XTHAL_LAM_CACHED XCHAL_SEP \ + XTHAL_LAM_EXCEPTION XCHAL_SEP \ + XTHAL_LAM_EXCEPTION XCHAL_SEP \ + XTHAL_LAM_EXCEPTION XCHAL_SEP \ + XTHAL_LAM_EXCEPTION XCHAL_SEP \ + XTHAL_LAM_EXCEPTION XCHAL_SEP \ + XTHAL_LAM_EXCEPTION XCHAL_SEP \ + XTHAL_LAM_EXCEPTION XCHAL_SEP \ + XTHAL_LAM_EXCEPTION XCHAL_SEP \ + XTHAL_LAM_ISOLATE XCHAL_SEP \ + XTHAL_LAM_EXCEPTION +#define XCHAL_SCA_LIST XTHAL_SAM_WRITETHRU XCHAL_SEP \ + XTHAL_SAM_WRITETHRU XCHAL_SEP \ + XTHAL_SAM_BYPASS XCHAL_SEP \ + XTHAL_SAM_EXCEPTION XCHAL_SEP \ + XTHAL_SAM_WRITEBACK XCHAL_SEP \ + XTHAL_SAM_WRITEBACK_NOALLOC XCHAL_SEP \ + XTHAL_SAM_EXCEPTION XCHAL_SEP \ + XTHAL_SAM_EXCEPTION XCHAL_SEP \ + XTHAL_SAM_EXCEPTION XCHAL_SEP \ + XTHAL_SAM_EXCEPTION XCHAL_SEP \ + XTHAL_SAM_EXCEPTION XCHAL_SEP \ + XTHAL_SAM_EXCEPTION XCHAL_SEP \ + XTHAL_SAM_EXCEPTION XCHAL_SEP \ + XTHAL_SAM_EXCEPTION XCHAL_SEP \ + XTHAL_SAM_ISOLATE XCHAL_SEP \ + XTHAL_SAM_EXCEPTION + + +/* + * Specific encoded cache attribute values of general interest. + * If a specific cache mode is not available, the closest available + * one is returned instead (eg. writethru instead of writeback, + * bypass instead of writethru). + */ +#define XCHAL_CA_BYPASS 2 /* cache disabled (bypassed) mode */ +#define XCHAL_CA_WRITETHRU 1 /* cache enabled (write-through) mode */ +#define XCHAL_CA_WRITEBACK 4 /* cache enabled (write-back) mode */ +#define XCHAL_CA_WRITEBACK_NOALLOC 4 /* cache enabled (write-back no-allocate) mode */ +#define XCHAL_CA_ILLEGAL 15 /* no access allowed (all cause exceptions) mode */ +#define XCHAL_CA_ISOLATE 14 /* cache isolate (accesses go to cache not memory) mode */ + + +/*---------------------------------------------------------------------- + MMU + ----------------------------------------------------------------------*/ + +/* + * General notes on MMU parameters. + * + * Terminology: + * ASID = address-space ID (acts as an "extension" of virtual addresses) + * VPN = virtual page number + * PPN = physical page number + * CA = encoded cache attribute (access modes) + * TLB = translation look-aside buffer (term is stretched somewhat here) + * I = instruction (fetch accesses) + * D = data (load and store accesses) + * way = each TLB (ITLB and DTLB) consists of a number of "ways" + * that simultaneously match the virtual address of an access; + * a TLB successfully translates a virtual address if exactly + * one way matches the vaddr; if none match, it is a miss; + * if multiple match, one gets a "multihit" exception; + * each way can be independently configured in terms of number of + * entries, page sizes, which fields are writable or constant, etc. + * set = group of contiguous ways with exactly identical parameters + * ARF = auto-refill; hardware services a 1st-level miss by loading a PTE + * from the page table and storing it in one of the auto-refill ways; + * if this PTE load also misses, a miss exception is posted for s/w. + * min-wired = a "min-wired" way can be used to map a single (minimum-sized) + * page arbitrarily under program control; it has a single entry, + * is non-auto-refill (some other way(s) must be auto-refill), + * all its fields (VPN, PPN, ASID, CA) are all writable, and it + * supports the XCHAL_MMU_MIN_PTE_PAGE_SIZE page size (a current + * restriction is that this be the only page size it supports). + * + * TLB way entries are virtually indexed. + * TLB ways that support multiple page sizes: + * - must have all writable VPN and PPN fields; + * - can only use one page size at any given time (eg. setup at startup), + * selected by the respective ITLBCFG or DTLBCFG special register, + * whose bits n*4+3 .. n*4 index the list of page sizes for way n + * (XCHAL_xTLB_SETm_PAGESZ_LOG2_LIST for set m corresponding to way n); + * this list may be sparse for auto-refill ways because auto-refill + * ways have independent lists of supported page sizes sharing a + * common encoding with PTE entries; the encoding is the index into + * this list; unsupported sizes for a given way are zero in the list; + * selecting unsupported sizes results in undefined hardware behaviour; + * - is only possible for ways 0 thru 7 (due to ITLBCFG/DTLBCFG definition). + */ + +#define XCHAL_MMU_ASID_INVALID 0 /* ASID value indicating invalid address space */ +#define XCHAL_MMU_ASID_KERNEL 0 /* ASID value indicating kernel (ring 0) address space */ +#define XCHAL_MMU_SR_BITS 0 /* number of size-restriction bits supported */ +#define XCHAL_MMU_CA_BITS 4 /* number of bits needed to hold cache attribute encoding */ +#define XCHAL_MMU_MAX_PTE_PAGE_SIZE 29 /* max page size in a PTE structure (log2) */ +#define XCHAL_MMU_MIN_PTE_PAGE_SIZE 29 /* min page size in a PTE structure (log2) */ + + +/*** Instruction TLB: ***/ + +#define XCHAL_ITLB_WAY_BITS 0 /* number of bits holding the ways */ +#define XCHAL_ITLB_WAYS 1 /* number of ways (n-way set-associative TLB) */ +#define XCHAL_ITLB_ARF_WAYS 0 /* number of auto-refill ways */ +#define XCHAL_ITLB_SETS 1 /* number of sets (groups of ways with identical settings) */ + +/* Way set to which each way belongs: */ +#define XCHAL_ITLB_WAY0_SET 0 + +/* Ways sets that are used by hardware auto-refill (ARF): */ +#define XCHAL_ITLB_ARF_SETS 0 /* number of auto-refill sets */ + +/* Way sets that are "min-wired" (see terminology comment above): */ +#define XCHAL_ITLB_MINWIRED_SETS 0 /* number of "min-wired" sets */ + + +/* ITLB way set 0 (group of ways 0 thru 0): */ +#define XCHAL_ITLB_SET0_WAY 0 /* index of first way in this way set */ +#define XCHAL_ITLB_SET0_WAYS 1 /* number of (contiguous) ways in this way set */ +#define XCHAL_ITLB_SET0_ENTRIES_LOG2 3 /* log2(number of entries in this way) */ +#define XCHAL_ITLB_SET0_ENTRIES 8 /* number of entries in this way (always a power of 2) */ +#define XCHAL_ITLB_SET0_ARF 0 /* 1=autorefill by h/w, 0=non-autorefill (wired/constant/static) */ +#define XCHAL_ITLB_SET0_PAGESIZES 1 /* number of supported page sizes in this way */ +#define XCHAL_ITLB_SET0_PAGESZ_BITS 0 /* number of bits to encode the page size */ +#define XCHAL_ITLB_SET0_PAGESZ_LOG2_MIN 29 /* log2(minimum supported page size) */ +#define XCHAL_ITLB_SET0_PAGESZ_LOG2_MAX 29 /* log2(maximum supported page size) */ +#define XCHAL_ITLB_SET0_PAGESZ_LOG2_LIST 29 /* list of log2(page size)s, separated by XCHAL_SEP; + 2^PAGESZ_BITS entries in list, unsupported entries are zero */ +#define XCHAL_ITLB_SET0_ASID_CONSTMASK 0 /* constant ASID bits; 0 if all writable */ +#define XCHAL_ITLB_SET0_VPN_CONSTMASK 0x00000000 /* constant VPN bits, not including entry index bits; 0 if all writable */ +#define XCHAL_ITLB_SET0_PPN_CONSTMASK 0 /* constant PPN bits, including entry index bits; 0 if all writable */ +#define XCHAL_ITLB_SET0_CA_CONSTMASK 0 /* constant CA bits; 0 if all writable */ +#define XCHAL_ITLB_SET0_ASID_RESET 0 /* 1 if ASID reset values defined (and all writable); 0 otherwise */ +#define XCHAL_ITLB_SET0_VPN_RESET 0 /* 1 if VPN reset values defined (and all writable); 0 otherwise */ +#define XCHAL_ITLB_SET0_PPN_RESET 1 /* 1 if PPN reset values defined (and all writable); 0 otherwise */ +#define XCHAL_ITLB_SET0_CA_RESET 1 /* 1 if CA reset values defined (and all writable); 0 otherwise */ +/* Constant VPN values for each entry of ITLB way set 0 (because VPN_CONSTMASK is non-zero): */ +#define XCHAL_ITLB_SET0_E0_VPN_CONST 0x00000000 +#define XCHAL_ITLB_SET0_E1_VPN_CONST 0x20000000 +#define XCHAL_ITLB_SET0_E2_VPN_CONST 0x40000000 +#define XCHAL_ITLB_SET0_E3_VPN_CONST 0x60000000 +#define XCHAL_ITLB_SET0_E4_VPN_CONST 0x80000000 +#define XCHAL_ITLB_SET0_E5_VPN_CONST 0xA0000000 +#define XCHAL_ITLB_SET0_E6_VPN_CONST 0xC0000000 +#define XCHAL_ITLB_SET0_E7_VPN_CONST 0xE0000000 +/* Reset PPN values for each entry of ITLB way set 0 (because SET0_PPN_RESET is non-zero): */ +#define XCHAL_ITLB_SET0_E0_PPN_RESET 0x00000000 +#define XCHAL_ITLB_SET0_E1_PPN_RESET 0x20000000 +#define XCHAL_ITLB_SET0_E2_PPN_RESET 0x40000000 +#define XCHAL_ITLB_SET0_E3_PPN_RESET 0x60000000 +#define XCHAL_ITLB_SET0_E4_PPN_RESET 0x80000000 +#define XCHAL_ITLB_SET0_E5_PPN_RESET 0xA0000000 +#define XCHAL_ITLB_SET0_E6_PPN_RESET 0xC0000000 +#define XCHAL_ITLB_SET0_E7_PPN_RESET 0xE0000000 +/* Reset CA values for each entry of ITLB way set 0 (because SET0_CA_RESET is non-zero): */ +#define XCHAL_ITLB_SET0_E0_CA_RESET 0x02 +#define XCHAL_ITLB_SET0_E1_CA_RESET 0x02 +#define XCHAL_ITLB_SET0_E2_CA_RESET 0x02 +#define XCHAL_ITLB_SET0_E3_CA_RESET 0x02 +#define XCHAL_ITLB_SET0_E4_CA_RESET 0x02 +#define XCHAL_ITLB_SET0_E5_CA_RESET 0x02 +#define XCHAL_ITLB_SET0_E6_CA_RESET 0x02 +#define XCHAL_ITLB_SET0_E7_CA_RESET 0x02 + + +/*** Data TLB: ***/ + +#define XCHAL_DTLB_WAY_BITS 0 /* number of bits holding the ways */ +#define XCHAL_DTLB_WAYS 1 /* number of ways (n-way set-associative TLB) */ +#define XCHAL_DTLB_ARF_WAYS 0 /* number of auto-refill ways */ +#define XCHAL_DTLB_SETS 1 /* number of sets (groups of ways with identical settings) */ + +/* Way set to which each way belongs: */ +#define XCHAL_DTLB_WAY0_SET 0 + +/* Ways sets that are used by hardware auto-refill (ARF): */ +#define XCHAL_DTLB_ARF_SETS 0 /* number of auto-refill sets */ + +/* Way sets that are "min-wired" (see terminology comment above): */ +#define XCHAL_DTLB_MINWIRED_SETS 0 /* number of "min-wired" sets */ + + +/* DTLB way set 0 (group of ways 0 thru 0): */ +#define XCHAL_DTLB_SET0_WAY 0 /* index of first way in this way set */ +#define XCHAL_DTLB_SET0_WAYS 1 /* number of (contiguous) ways in this way set */ +#define XCHAL_DTLB_SET0_ENTRIES_LOG2 3 /* log2(number of entries in this way) */ +#define XCHAL_DTLB_SET0_ENTRIES 8 /* number of entries in this way (always a power of 2) */ +#define XCHAL_DTLB_SET0_ARF 0 /* 1=autorefill by h/w, 0=non-autorefill (wired/constant/static) */ +#define XCHAL_DTLB_SET0_PAGESIZES 1 /* number of supported page sizes in this way */ +#define XCHAL_DTLB_SET0_PAGESZ_BITS 0 /* number of bits to encode the page size */ +#define XCHAL_DTLB_SET0_PAGESZ_LOG2_MIN 29 /* log2(minimum supported page size) */ +#define XCHAL_DTLB_SET0_PAGESZ_LOG2_MAX 29 /* log2(maximum supported page size) */ +#define XCHAL_DTLB_SET0_PAGESZ_LOG2_LIST 29 /* list of log2(page size)s, separated by XCHAL_SEP; + 2^PAGESZ_BITS entries in list, unsupported entries are zero */ +#define XCHAL_DTLB_SET0_ASID_CONSTMASK 0 /* constant ASID bits; 0 if all writable */ +#define XCHAL_DTLB_SET0_VPN_CONSTMASK 0x00000000 /* constant VPN bits, not including entry index bits; 0 if all writable */ +#define XCHAL_DTLB_SET0_PPN_CONSTMASK 0 /* constant PPN bits, including entry index bits; 0 if all writable */ +#define XCHAL_DTLB_SET0_CA_CONSTMASK 0 /* constant CA bits; 0 if all writable */ +#define XCHAL_DTLB_SET0_ASID_RESET 0 /* 1 if ASID reset values defined (and all writable); 0 otherwise */ +#define XCHAL_DTLB_SET0_VPN_RESET 0 /* 1 if VPN reset values defined (and all writable); 0 otherwise */ +#define XCHAL_DTLB_SET0_PPN_RESET 1 /* 1 if PPN reset values defined (and all writable); 0 otherwise */ +#define XCHAL_DTLB_SET0_CA_RESET 1 /* 1 if CA reset values defined (and all writable); 0 otherwise */ +/* Constant VPN values for each entry of DTLB way set 0 (because VPN_CONSTMASK is non-zero): */ +#define XCHAL_DTLB_SET0_E0_VPN_CONST 0x00000000 +#define XCHAL_DTLB_SET0_E1_VPN_CONST 0x20000000 +#define XCHAL_DTLB_SET0_E2_VPN_CONST 0x40000000 +#define XCHAL_DTLB_SET0_E3_VPN_CONST 0x60000000 +#define XCHAL_DTLB_SET0_E4_VPN_CONST 0x80000000 +#define XCHAL_DTLB_SET0_E5_VPN_CONST 0xA0000000 +#define XCHAL_DTLB_SET0_E6_VPN_CONST 0xC0000000 +#define XCHAL_DTLB_SET0_E7_VPN_CONST 0xE0000000 +/* Reset PPN values for each entry of DTLB way set 0 (because SET0_PPN_RESET is non-zero): */ +#define XCHAL_DTLB_SET0_E0_PPN_RESET 0x00000000 +#define XCHAL_DTLB_SET0_E1_PPN_RESET 0x20000000 +#define XCHAL_DTLB_SET0_E2_PPN_RESET 0x40000000 +#define XCHAL_DTLB_SET0_E3_PPN_RESET 0x60000000 +#define XCHAL_DTLB_SET0_E4_PPN_RESET 0x80000000 +#define XCHAL_DTLB_SET0_E5_PPN_RESET 0xA0000000 +#define XCHAL_DTLB_SET0_E6_PPN_RESET 0xC0000000 +#define XCHAL_DTLB_SET0_E7_PPN_RESET 0xE0000000 +/* Reset CA values for each entry of DTLB way set 0 (because SET0_CA_RESET is non-zero): */ +#define XCHAL_DTLB_SET0_E0_CA_RESET 0x02 +#define XCHAL_DTLB_SET0_E1_CA_RESET 0x02 +#define XCHAL_DTLB_SET0_E2_CA_RESET 0x02 +#define XCHAL_DTLB_SET0_E3_CA_RESET 0x02 +#define XCHAL_DTLB_SET0_E4_CA_RESET 0x02 +#define XCHAL_DTLB_SET0_E5_CA_RESET 0x02 +#define XCHAL_DTLB_SET0_E6_CA_RESET 0x02 +#define XCHAL_DTLB_SET0_E7_CA_RESET 0x02 + + + + +#endif /*XTENSA_CONFIG_CORE_MATMAP_H*/ + diff --git a/target/xtensa/core-dsp3400/gdb-config.inc.c b/target/xtensa/core-dsp3400/gdb-config.inc.c new file mode 100644 index 000000000000..f7f5f75c9875 --- /dev/null +++ b/target/xtensa/core-dsp3400/gdb-config.inc.c @@ -0,0 +1,400 @@ +/* Configuration for the Xtensa architecture for GDB, the GNU debugger. + + Copyright (c) 2003-2010 Tensilica Inc. + + Permission is hereby granted, free of charge, to any person obtaining + a copy of this software and associated documentation files (the + "Software"), to deal in the Software without restriction, including + without limitation the rights to use, copy, modify, merge, publish, + distribute, sublicense, and/or sell copies of the Software, and to + permit persons to whom the Software is furnished to do so, subject to + the following conditions: + + The above copyright notice and this permission notice shall be included + in all copies or substantial portions of the Software. + + THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, + EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF + MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT. + IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS BE LIABLE FOR ANY + CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, + TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE + SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE. */ + XTREG( 0, 0,32, 4, 4,0x0020,0x0006,-2, 9,0x0100,pc, 0,0,0,0,0,0) + XTREG( 1, 4,32, 4, 4,0x0100,0x0006,-2, 1,0x0002,ar0, 0,0,0,0,0,0) + XTREG( 2, 8,32, 4, 4,0x0101,0x0006,-2, 1,0x0002,ar1, 0,0,0,0,0,0) + XTREG( 3, 12,32, 4, 4,0x0102,0x0006,-2, 1,0x0002,ar2, 0,0,0,0,0,0) + XTREG( 4, 16,32, 4, 4,0x0103,0x0006,-2, 1,0x0002,ar3, 0,0,0,0,0,0) + XTREG( 5, 20,32, 4, 4,0x0104,0x0006,-2, 1,0x0002,ar4, 0,0,0,0,0,0) + XTREG( 6, 24,32, 4, 4,0x0105,0x0006,-2, 1,0x0002,ar5, 0,0,0,0,0,0) + XTREG( 7, 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0,0,&xtensa_mask42,0,0,0) + XTREG(274,2204,768,96, 4,0x2026,0x0006, 2, 5,0x0210,llr_buf, + 0,0,&xtensa_mask43,0,0,0) + XTREG(275,2300,256,32, 4,0x2027,0x0006, 2, 5,0x0210,smod_buf, + 0,0,&xtensa_mask44,0,0,0) + XTREG_END diff --git a/target/xtensa/core-dsp3400/xtensa-modules.inc.c b/target/xtensa/core-dsp3400/xtensa-modules.inc.c new file mode 100644 index 000000000000..28ea3d75fef0 --- /dev/null +++ b/target/xtensa/core-dsp3400/xtensa-modules.inc.c @@ -0,0 +1,171906 @@ +/* Xtensa configuration-specific ISA information. + + Copyright (c) 2003-2010 Tensilica Inc. + + Permission is hereby granted, free of charge, to any person obtaining + a copy of this software and associated documentation files (the + "Software"), to deal in the Software without restriction, including + without limitation the rights to use, copy, modify, merge, publish, + distribute, sublicense, and/or sell copies of the Software, and to + permit persons to whom the Software is furnished to do so, subject to + the following conditions: + + The above copyright notice and this permission notice shall be included + in all copies or substantial portions of the Software. + + THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, + EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF + MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT. + IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS BE LIABLE FOR ANY + CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, + TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE + SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE. */ + +#include "xtensa-isa.h" +#include "xtensa-isa-internal.h" + + +/* Sysregs. */ + +static xtensa_sysreg_internal sysregs[] = { + { "LBEG", 0, 0 }, + { "LEND", 1, 0 }, + { "LCOUNT", 2, 0 }, + { "BR", 4, 0 }, + { "MMID", 89, 0 }, + { "DDR", 104, 0 }, + { "176", 176, 0 }, + { "208", 208, 0 }, + { "INTERRUPT", 226, 0 }, + { "INTCLEAR", 227, 0 }, + { "CCOUNT", 234, 0 }, + { "PRID", 235, 0 }, + { "ICOUNT", 236, 0 }, + { "CCOMPARE0", 240, 0 }, + { "CCOMPARE1", 241, 0 }, + { "VECBASE", 231, 0 }, + { "EPC1", 177, 0 }, + { "EPC2", 178, 0 }, + { "EPC3", 179, 0 }, + { "EPC4", 180, 0 }, + { "EPC5", 181, 0 }, + { "EPC6", 182, 0 }, + { "EXCSAVE1", 209, 0 }, + { "EXCSAVE2", 210, 0 }, + { "EXCSAVE3", 211, 0 }, + { "EXCSAVE4", 212, 0 }, + { "EXCSAVE5", 213, 0 }, + { "EXCSAVE6", 214, 0 }, + { "EPS2", 194, 0 }, + { "EPS3", 195, 0 }, + { "EPS4", 196, 0 }, + { "EPS5", 197, 0 }, + { "EPS6", 198, 0 }, + { "EXCCAUSE", 232, 0 }, + { "DEPC", 192, 0 }, + { "EXCVADDR", 238, 0 }, + { "WINDOWBASE", 72, 0 }, + { "WINDOWSTART", 73, 0 }, + { "SAR", 3, 0 }, + { "LITBASE", 5, 0 }, + { "PS", 230, 0 }, + { "INTENABLE", 228, 0 }, + { "DBREAKA0", 144, 0 }, + { "DBREAKC0", 160, 0 }, + { "DBREAKA1", 145, 0 }, + { "DBREAKC1", 161, 0 }, + { "IBREAKA0", 128, 0 }, + { "IBREAKA1", 129, 0 }, + { "IBREAKENABLE", 96, 0 }, + { "ICOUNTLEVEL", 237, 0 }, + { "DEBUGCAUSE", 233, 0 }, + { "CPENABLE", 224, 0 }, + { "SCOMPARE1", 12, 0 }, + { "ATOMCTL", 99, 0 }, + { "THREADPTR", 231, 1 }, + { "FCR", 232, 1 }, + { "FSR", 233, 1 }, + { "EXPSTATE", 0, 1 }, + { "SOV", 1, 1 }, + { "SAT_MODE", 2, 1 }, + { "SAR0", 3, 1 }, + { "SAR1", 4, 1 }, + { "SAR2", 5, 1 }, + { "SAR3", 6, 1 }, + { "HSAR0", 7, 1 }, + { "HSAR1", 8, 1 }, + { "HSAR2", 9, 1 }, + { "HSAR3", 10, 1 }, + { "MAX_REG_0", 11, 1 }, + { "MAX_REG_1", 12, 1 }, + { "MAX_REG_2", 13, 1 }, + { "MAX_REG_3", 14, 1 }, + { "ARG_MAX_REG_0", 15, 1 }, + { "ARG_MAX_REG_1", 16, 1 }, + { "ARG_MAX_REG_2", 17, 1 }, + { "ARG_MAX_REG_3", 18, 1 }, + { "NCO_COUNTER_0", 19, 1 }, + { "NCO_COUNTER_1", 20, 1 }, + { "NCO_COUNTER_2", 21, 1 }, + { "NCO_COUNTER_3", 22, 1 }, + { "INTERP_EXT_N", 23, 1 }, + { "INTERP_EXT_L", 24, 1 }, + { "LLR_BUF_0", 25, 1 }, + { "LLR_BUF_1", 26, 1 }, + { "LLR_BUF_2", 27, 1 }, + { "LLR_BUF_3", 28, 1 }, + { "LLR_BUF_4", 29, 1 }, + { "LLR_BUF_5", 30, 1 }, + { "LLR_BUF_6", 31, 1 }, + { "LLR_BUF_7", 32, 1 }, + { "LLR_BUF_8", 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MAX_SPECIAL_REG 241 +#define MAX_USER_REG 233 + + +/* Processor states. */ + +static xtensa_state_internal states[] = { + { "LCOUNT", 32, 0 }, + { "PC", 32, 0 }, + { "ICOUNT", 32, 0 }, + { "DDR", 32, 0 }, + { "INTERRUPT", 13, 0 }, + { "CCOUNT", 32, 0 }, + { "XTSYNC", 1, 0 }, + { "VECBASE", 22, 0 }, + { "EPC1", 32, 0 }, + { "EPC2", 32, 0 }, + { "EPC3", 32, 0 }, + { "EPC4", 32, 0 }, + { "EPC5", 32, 0 }, + { "EPC6", 32, 0 }, + { "EXCSAVE1", 32, 0 }, + { "EXCSAVE2", 32, 0 }, + { "EXCSAVE3", 32, 0 }, + { "EXCSAVE4", 32, 0 }, + { "EXCSAVE5", 32, 0 }, + { "EXCSAVE6", 32, 0 }, + { "EPS2", 13, 0 }, + { "EPS3", 13, 0 }, + { "EPS4", 13, 0 }, + { "EPS5", 13, 0 }, + { "EPS6", 13, 0 }, + { "EXCCAUSE", 6, 0 }, + { "PSINTLEVEL", 4, 0 }, + { "PSUM", 1, 0 }, + { "PSWOE", 1, 0 }, + { "PSEXCM", 1, 0 }, + { "DEPC", 32, 0 }, + { "EXCVADDR", 32, 0 }, + { "WindowBase", 3, 0 }, + { "WindowStart", 8, 0 }, + { "PSCALLINC", 2, 0 }, + { "PSOWB", 4, 0 }, + { "LBEG", 32, 0 }, + { "LEND", 32, 0 }, + { "SAR", 6, 0 }, + { "THREADPTR", 32, 0 }, + { "LITBADDR", 20, 0 }, + { "LITBEN", 1, 0 }, + { "InOCDMode", 1, 0 }, + { "INTENABLE", 13, 0 }, + { "DBREAKA0", 32, 0 }, + { "DBREAKC0", 8, 0 }, + { "DBREAKA1", 32, 0 }, + { "DBREAKC1", 8, 0 }, + { "IBREAKA0", 32, 0 }, + { "IBREAKA1", 32, 0 }, + { "IBREAKENABLE", 2, 0 }, + { "ICOUNTLEVEL", 4, 0 }, + { "DEBUGCAUSE", 6, 0 }, + { "DBNUM", 4, 0 }, + { "CCOMPARE0", 32, 0 }, + { "CCOMPARE1", 32, 0 }, + { "CPENABLE", 4, 0 }, + { "SCOMPARE1", 32, 0 }, + { "ATOMCTL", 6, 0 }, + { "RoundMode", 2, 0 }, + { "InvalidEnable", 1, 0 }, + { "DivZeroEnable", 1, 0 }, + { "OverflowEnable", 1, 0 }, + { "UnderflowEnable", 1, 0 }, + { "InexactEnable", 1, 0 }, + { "InvalidFlag", 1, 0 }, + { "DivZeroFlag", 1, 0 }, + { "OverflowFlag", 1, 0 }, + { "UnderflowFlag", 1, 0 }, + { "InexactFlag", 1, 0 }, + { "FPreserved20", 20, 0 }, + { "FPreserved20a", 20, 0 }, + { "FPreserved5", 5, 0 }, + { "FPreserved7", 7, 0 }, + { "EXPSTATE", 32, XTENSA_STATE_IS_EXPORTED }, + { "SOV", 4, XTENSA_STATE_IS_SHARED_OR }, + { "SAT_MODE", 1, 0 }, + { "SAR0", 6, 0 }, + { "SAR1", 6, 0 }, + { "SAR2", 6, 0 }, + { "SAR3", 6, 0 }, + { "HSAR0", 6, 0 }, + { "HSAR1", 6, 0 }, + { "HSAR2", 6, 0 }, + { "HSAR3", 6, 0 }, + { "MAX_REG", 128, 0 }, + { "ARG_MAX_REG", 128, 0 }, + { "NCO_COUNTER", 128, 0 }, + { "INTERP_EXT_N", 4, 0 }, + { "INTERP_EXT_L", 4, 0 }, + { "LLR_BUF", 768, 0 }, + { "SMOD_BUF", 256, 0 }, + { "WEIGHT_REG", 8, 0 }, + { "SCALE_REG", 5, 0 }, + { "LLR_POS", 6, 0 }, + { "SMOD_POS", 7, 0 }, + { "PERM_REG", 32, 0 }, + { "SMOD_OFFSET_TABLE", 128, 0 }, + { "PHASOR_N", 4, 0 }, + { "PHASOR_OFFSET", 16, 0 } +}; + +#define NUM_STATES 100 + +enum xtensa_state_id { + STATE_LCOUNT, + STATE_PC, + STATE_ICOUNT, + STATE_DDR, + STATE_INTERRUPT, + STATE_CCOUNT, + STATE_XTSYNC, + STATE_VECBASE, + STATE_EPC1, + STATE_EPC2, + STATE_EPC3, + STATE_EPC4, + STATE_EPC5, + STATE_EPC6, + STATE_EXCSAVE1, + STATE_EXCSAVE2, + STATE_EXCSAVE3, + STATE_EXCSAVE4, + STATE_EXCSAVE5, + STATE_EXCSAVE6, + STATE_EPS2, + STATE_EPS3, + STATE_EPS4, + STATE_EPS5, + STATE_EPS6, + STATE_EXCCAUSE, + STATE_PSINTLEVEL, + STATE_PSUM, + STATE_PSWOE, + STATE_PSEXCM, + STATE_DEPC, + STATE_EXCVADDR, + STATE_WindowBase, + STATE_WindowStart, + STATE_PSCALLINC, + STATE_PSOWB, + STATE_LBEG, + STATE_LEND, + STATE_SAR, + STATE_THREADPTR, + STATE_LITBADDR, + STATE_LITBEN, + STATE_InOCDMode, + STATE_INTENABLE, + STATE_DBREAKA0, + STATE_DBREAKC0, + STATE_DBREAKA1, + STATE_DBREAKC1, + STATE_IBREAKA0, + STATE_IBREAKA1, + STATE_IBREAKENABLE, + STATE_ICOUNTLEVEL, + STATE_DEBUGCAUSE, + STATE_DBNUM, + STATE_CCOMPARE0, + STATE_CCOMPARE1, + STATE_CPENABLE, + STATE_SCOMPARE1, + STATE_ATOMCTL, + STATE_RoundMode, + STATE_InvalidEnable, + STATE_DivZeroEnable, + STATE_OverflowEnable, + STATE_UnderflowEnable, + STATE_InexactEnable, + STATE_InvalidFlag, + STATE_DivZeroFlag, + STATE_OverflowFlag, + STATE_UnderflowFlag, + STATE_InexactFlag, + STATE_FPreserved20, + STATE_FPreserved20a, + STATE_FPreserved5, + STATE_FPreserved7, + STATE_EXPSTATE, + STATE_SOV, + STATE_SAT_MODE, + STATE_SAR0, + STATE_SAR1, + STATE_SAR2, + STATE_SAR3, + STATE_HSAR0, + STATE_HSAR1, + STATE_HSAR2, + STATE_HSAR3, + STATE_MAX_REG, + STATE_ARG_MAX_REG, + STATE_NCO_COUNTER, + STATE_INTERP_EXT_N, + STATE_INTERP_EXT_L, + STATE_LLR_BUF, + STATE_SMOD_BUF, + STATE_WEIGHT_REG, + STATE_SCALE_REG, + STATE_LLR_POS, + STATE_SMOD_POS, + STATE_PERM_REG, + STATE_SMOD_OFFSET_TABLE, + STATE_PHASOR_N, + STATE_PHASOR_OFFSET +}; + + +/* Field definitions. */ + +static unsigned +Field_t_Slot_inst_get (const xtensa_insnbuf insn) +{ + unsigned tie_t = 0; + tie_t = (tie_t << 4) | ((insn[0] << 24) >> 28); + return tie_t; +} + +static void +Field_t_Slot_inst_set (xtensa_insnbuf insn, uint32 val) +{ + uint32 tie_t; + tie_t = (val << 28) >> 28; + insn[0] = (insn[0] & ~0xf0) | (tie_t << 4); +} + +static unsigned +Field_s_Slot_inst_get (const xtensa_insnbuf insn) +{ + unsigned tie_t = 0; + tie_t = (tie_t << 4) | ((insn[0] << 20) >> 28); + return tie_t; +} + +static void +Field_s_Slot_inst_set (xtensa_insnbuf insn, uint32 val) +{ + uint32 tie_t; + tie_t = (val << 28) >> 28; + insn[0] = (insn[0] & ~0xf00) | (tie_t << 8); +} + +static unsigned +Field_r_Slot_inst_get (const xtensa_insnbuf insn) +{ + unsigned tie_t = 0; + tie_t = (tie_t << 4) | ((insn[0] << 16) >> 28); + return tie_t; +} + +static void +Field_r_Slot_inst_set (xtensa_insnbuf insn, uint32 val) +{ + uint32 tie_t; + tie_t = (val << 28) >> 28; + insn[0] = (insn[0] & ~0xf000) | (tie_t << 12); +} + +static unsigned +Field_op2_Slot_inst_get (const xtensa_insnbuf insn) +{ + unsigned tie_t = 0; + tie_t = (tie_t << 4) | ((insn[0] << 8) >> 28); + return tie_t; +} + +static void +Field_op2_Slot_inst_set (xtensa_insnbuf insn, uint32 val) +{ + uint32 tie_t; + tie_t = (val << 28) >> 28; + insn[0] = (insn[0] & ~0xf00000) | (tie_t << 20); +} + +static unsigned +Field_op1_Slot_inst_get (const xtensa_insnbuf insn) +{ + unsigned tie_t = 0; + tie_t = (tie_t << 4) | ((insn[0] << 12) >> 28); + return tie_t; +} + +static void +Field_op1_Slot_inst_set (xtensa_insnbuf insn, uint32 val) +{ + uint32 tie_t; + tie_t = (val << 28) >> 28; + insn[0] = (insn[0] & ~0xf0000) | (tie_t << 16); +} + +static unsigned +Field_op0_Slot_inst_get (const xtensa_insnbuf insn) +{ + unsigned tie_t = 0; + tie_t = (tie_t << 4) | ((insn[0] << 28) >> 28); + return tie_t; +} + +static void +Field_op0_Slot_inst_set (xtensa_insnbuf insn, uint32 val) +{ + uint32 tie_t; + tie_t = (val << 28) >> 28; + insn[0] = (insn[0] & ~0xf) | (tie_t << 0); +} + +static unsigned +Field_n_Slot_inst_get (const xtensa_insnbuf insn) +{ + unsigned tie_t = 0; + tie_t = (tie_t << 2) | ((insn[0] << 26) >> 30); + return tie_t; +} + +static void +Field_n_Slot_inst_set (xtensa_insnbuf insn, uint32 val) +{ + uint32 tie_t; + tie_t = (val << 30) >> 30; + insn[0] = (insn[0] & ~0x30) | (tie_t << 4); +} + +static unsigned +Field_m_Slot_inst_get (const xtensa_insnbuf insn) +{ + unsigned tie_t = 0; + tie_t = (tie_t << 2) | ((insn[0] << 24) >> 30); + return tie_t; +} + +static void +Field_m_Slot_inst_set (xtensa_insnbuf insn, uint32 val) +{ + uint32 tie_t; + tie_t = (val << 30) >> 30; + insn[0] = (insn[0] & ~0xc0) | (tie_t << 6); +} + +static unsigned +Field_sr_Slot_inst_get (const xtensa_insnbuf insn) +{ + unsigned tie_t = 0; + tie_t = (tie_t << 4) | ((insn[0] << 16) >> 28); + tie_t = (tie_t << 4) | ((insn[0] << 20) >> 28); + return tie_t; +} + +static void +Field_sr_Slot_inst_set (xtensa_insnbuf insn, uint32 val) +{ + uint32 tie_t; + tie_t = (val << 28) >> 28; + insn[0] = (insn[0] & ~0xf00) | (tie_t << 8); + tie_t = (val << 24) >> 28; + insn[0] = (insn[0] & ~0xf000) | (tie_t << 12); +} + +static unsigned +Field_st_Slot_inst_get (const xtensa_insnbuf insn) +{ + unsigned tie_t = 0; + tie_t = (tie_t << 4) | ((insn[0] << 20) >> 28); + tie_t = (tie_t << 4) | ((insn[0] << 24) >> 28); + return tie_t; +} + +static void +Field_st_Slot_inst_set (xtensa_insnbuf insn, uint32 val) +{ + uint32 tie_t; + tie_t = (val << 28) >> 28; + insn[0] = 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return tie_t; +} + +static void +Field_dsp340050b49a6c_fld2186inst_Slot_inst_set (xtensa_insnbuf insn, uint32 val) +{ + uint32 tie_t; + tie_t = (val << 24) >> 24; + insn[0] = (insn[0] & ~0xff0) | (tie_t << 4); + tie_t = (val << 20) >> 28; + insn[0] = (insn[0] & ~0xf00000) | (tie_t << 20); +} + +static unsigned +Field_dsp340050b49a6c_fld2185inst_Slot_inst_get (const xtensa_insnbuf insn) +{ + unsigned tie_t = 0; + tie_t = (tie_t << 4) | ((insn[0] << 8) >> 28); + tie_t = (tie_t << 8) | ((insn[0] << 20) >> 24); + return tie_t; +} + +static void +Field_dsp340050b49a6c_fld2185inst_Slot_inst_set (xtensa_insnbuf insn, uint32 val) +{ + uint32 tie_t; + tie_t = (val << 24) >> 24; + insn[0] = (insn[0] & ~0xff0) | (tie_t << 4); + tie_t = (val << 20) >> 28; + insn[0] = (insn[0] & ~0xf00000) | (tie_t << 20); +} + +static unsigned +Field_dsp340050b49a6c_fld2149inst_Slot_inst_get (const xtensa_insnbuf insn) +{ + unsigned tie_t = 0; + tie_t = (tie_t << 2) | ((insn[0] << 8) >> 30); + tie_t = (tie_t << 2) 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0 +}; + +/* constant table b4c */ +static const unsigned CONST_TBL_b4c_0[] = { + 0xffffffff, + 0x1, + 0x2, + 0x3, + 0x4, + 0x5, + 0x6, + 0x7, + 0x8, + 0xa, + 0xc, + 0x10, + 0x20, + 0x40, + 0x80, + 0x100, + 0 +}; + +/* constant table b4cu */ +static const unsigned CONST_TBL_b4cu_0[] = { + 0x8000, + 0x10000, + 0x2, + 0x3, + 0x4, + 0x5, + 0x6, + 0x7, + 0x8, + 0xa, + 0xc, + 0x10, + 0x20, + 0x40, + 0x80, + 0x100, + 0 +}; + +/* constant table LLR_CONSTELLATION_TABLE */ +static const unsigned CONST_TBL_LLR_CONSTELLATION_TABLE_0[] = { + 0x1 & 0xf, + 0x2 & 0xf, + 0x8 & 0xf, + 0x4 & 0xf, + 0x8 & 0xf, + 0x6 & 0xf, + 0x8 & 0xf, + 0x8 & 0xf, + 0 +}; + + +/* Instruction operands. */ + +static int +Operand_soffsetx4_decode (uint32 *valp) +{ + unsigned soffsetx4_0, offset_0; + offset_0 = *valp & 0x3ffff; + soffsetx4_0 = 0x4 + ((((int) offset_0 << 14) >> 14) << 2); + *valp = soffsetx4_0; + return 0; +} + +static int +Operand_soffsetx4_encode (uint32 *valp) +{ + unsigned offset_0, soffsetx4_0; + soffsetx4_0 = *valp; + offset_0 = ((soffsetx4_0 - 0x4) >> 2) & 0x3ffff; + *valp = offset_0; + return 0; +} + +static int +Operand_soffsetx4_ator (uint32 *valp, uint32 pc) +{ + *valp -= (pc & ~0x3); + return 0; +} + +static int +Operand_soffsetx4_rtoa (uint32 *valp, uint32 pc) +{ + *valp += (pc & ~0x3); + return 0; +} + +static int +Operand_uimm12x8_decode (uint32 *valp) +{ + unsigned uimm12x8_0, imm12_0; + imm12_0 = *valp & 0xfff; + uimm12x8_0 = imm12_0 << 3; + *valp = uimm12x8_0; + return 0; +} + +static int +Operand_uimm12x8_encode (uint32 *valp) +{ + unsigned imm12_0, uimm12x8_0; + uimm12x8_0 = *valp; + imm12_0 = ((uimm12x8_0 >> 3) & 0xfff); + *valp = imm12_0; + return 0; +} + +static int +Operand_simm4_decode (uint32 *valp) +{ + unsigned simm4_0, mn_0; + mn_0 = *valp & 0xf; + simm4_0 = ((int) mn_0 << 28) >> 28; + *valp = simm4_0; + return 0; +} + +static int +Operand_simm4_encode (uint32 *valp) +{ + unsigned mn_0, simm4_0; + simm4_0 = *valp; + mn_0 = (simm4_0 & 0xf); + *valp = mn_0; + return 0; +} + +static int +Operand_arr_decode (uint32 *valp ATTRIBUTE_UNUSED) +{ + return 0; +} + +static int +Operand_arr_encode (uint32 *valp) +{ + int error; + error = (*valp & ~0xf) != 0; + return error; +} + +static int +Operand_ars_decode (uint32 *valp ATTRIBUTE_UNUSED) +{ + return 0; +} + +static int +Operand_ars_encode (uint32 *valp) +{ + int error; + error = (*valp & ~0xf) != 0; + return error; +} + +static int +Operand_art_decode (uint32 *valp ATTRIBUTE_UNUSED) +{ + return 0; +} + +static int +Operand_art_encode (uint32 *valp) +{ + int error; + error = (*valp & ~0xf) != 0; + return error; +} + +static int +Operand_ar0_decode (uint32 *valp ATTRIBUTE_UNUSED) +{ + return 0; +} + +static int +Operand_ar0_encode (uint32 *valp) +{ + int error; + error = (*valp & ~0x1f) != 0; + return error; +} + +static int +Operand_ar4_decode (uint32 *valp ATTRIBUTE_UNUSED) +{ + return 0; +} + +static int +Operand_ar4_encode (uint32 *valp) +{ + int error; + error = (*valp & ~0x1f) != 0; + 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+Operand_lsi4x4_decode (uint32 *valp) +{ + unsigned lsi4x4_0, r_0; + r_0 = *valp & 0xf; + lsi4x4_0 = r_0 << 2; + *valp = lsi4x4_0; + return 0; +} + +static int +Operand_lsi4x4_encode (uint32 *valp) +{ + unsigned r_0, lsi4x4_0; + lsi4x4_0 = *valp; + r_0 = ((lsi4x4_0 >> 2) & 0xf); + *valp = r_0; + return 0; +} + +static int +Operand_simm7_decode (uint32 *valp) +{ + unsigned simm7_0, imm7_0; + imm7_0 = *valp & 0x7f; + simm7_0 = ((((-((((imm7_0 >> 6) & 1)) & (((imm7_0 >> 5) & 1)))) & 0x1ffffff)) << 7) | imm7_0; + *valp = simm7_0; + return 0; +} + +static int +Operand_simm7_encode (uint32 *valp) +{ + unsigned imm7_0, simm7_0; + simm7_0 = *valp; + imm7_0 = (simm7_0 & 0x7f); + *valp = imm7_0; + return 0; +} + +static int +Operand_uimm6_decode (uint32 *valp) +{ + unsigned uimm6_0, imm6_0; + imm6_0 = *valp & 0x3f; + uimm6_0 = 0x4 + (((0) << 6) | imm6_0); + *valp = uimm6_0; + return 0; +} + +static int +Operand_uimm6_encode (uint32 *valp) +{ + unsigned imm6_0, uimm6_0; + uimm6_0 = *valp; + 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+static xtensa_opcode_encode_fn Opcode_round_s_encode_fns[] = { + Opcode_round_s_Slot_inst_encode, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, Opcode_round_s_Slot_dual_slot0_encode +}; + +static xtensa_opcode_encode_fn Opcode_ceil_s_encode_fns[] = { + Opcode_ceil_s_Slot_inst_encode, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, Opcode_ceil_s_Slot_dual_slot0_encode +}; + +static xtensa_opcode_encode_fn Opcode_floor_s_encode_fns[] = { + Opcode_floor_s_Slot_inst_encode, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, Opcode_floor_s_Slot_dual_slot0_encode +}; + +static xtensa_opcode_encode_fn Opcode_trunc_s_encode_fns[] = { + Opcode_trunc_s_Slot_inst_encode, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, Opcode_trunc_s_Slot_dual_slot0_encode +}; + +static xtensa_opcode_encode_fn Opcode_utrunc_s_encode_fns[] = { + Opcode_utrunc_s_Slot_inst_encode, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 0, 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+ OPCODE_SET_ARGMAX, + OPCODE_SET_EXT_REGS, + OPCODE_SET_HSAR, + OPCODE_SET_LLR_BUF, + OPCODE_SET_LLR_POS, + OPCODE_SET_MAX, + OPCODE_SET_NCO, + OPCODE_SET_PERM_REG, + OPCODE_SET_PHASOR_N, + OPCODE_SET_PHASOR_OFFSET, + OPCODE_SET_SAR, + OPCODE_SET_SCALE_REG, + OPCODE_SET_SMOD_BUF, + OPCODE_SET_SMOD_OFFSET_TABLE, + OPCODE_SET_SMOD_POS, + OPCODE_SET_SOV, + OPCODE_SET_WGHT, + OPCODE_LAC2X32, + OPCODE_LAC2X64_0, + OPCODE_LAC2X64_1, + OPCODE_LAC2X64_2, + OPCODE_LAC2X64_3, + OPCODE_LAC32_R, + OPCODE_LAC_IH, + OPCODE_LAC_IL, + OPCODE_LAC_RH, + OPCODE_LAC_RL, + OPCODE_LCM, + OPCODE_LCM_PINC, + OPCODE_LCM_PINC_X, + OPCODE_LCM_U, + OPCODE_LCM_X, + OPCODE_LCM_XU, + OPCODE_LP, + OPCODE_LP_X, + OPCODE_LQ, + OPCODE_LQ_X, + OPCODE_LUT0, + OPCODE_LUT1, + OPCODE_LUT2, + OPCODE_LUT3, + OPCODE_SAC2X32, + OPCODE_SAC2X64_0, + OPCODE_SAC2X64_1, + OPCODE_SAC2X64_2, + OPCODE_SAC2X64_3, + OPCODE_SAC32_R, + OPCODE_SAC_IH, + OPCODE_SAC_IL, + OPCODE_SAC_RH, + OPCODE_SAC_RL, + OPCODE_SCM, + OPCODE_SCM_PINC, + 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OPCODE_POP128_2CMPQ_1, + OPCODE_POP128_2CMPQ_2, + OPCODE_POP128_2CMPQ_3, + OPCODE_POP128_2M_0, + OPCODE_POP128_2M_1, + OPCODE_POP128_2M_2, + OPCODE_POP128_2M_3, + OPCODE_POP128_2PQ_0, + OPCODE_POP128_2PQ_1, + OPCODE_POP128_2PQ_2, + OPCODE_POP128_2PQ_3, + OPCODE_POP128_2PQ_4, + OPCODE_POP128_2PQ_5, + OPCODE_POP2X128_2PQ_01, + OPCODE_POP2X128_2PQ_03, + OPCODE_POP2X128_2PQ_21, + OPCODE_POP2X128_2PQ_23, + OPCODE_POP32_0, + OPCODE_POP32_1, + OPCODE_POP32_2, + OPCODE_POP32_3, + OPCODE_PUSH128, + OPCODE_PUSH128_M, + OPCODE_PUSH128_PQ, + OPCODE_PUSH2X128_PQ, + OPCODE_PUSH32, + OPCODE_QREADY, + OPCODE_RDTIEP, + OPCODE_SETTIEP, + OPCODE_SMOD_LUT, + OPCODE_WRTBSIGQ, + OPCODE_WRTBSIGQM, + OPCODE_WRTIEP, + OPCODE_WRTSIGQ, + OPCODE_ABS8, + OPCODE_ADD16, + OPCODE_ADD32, + OPCODE_ADDAC_I2R, + OPCODE_ADDAC_R2I, + OPCODE_ADDAR2, + OPCODE_ADDCM, + OPCODE_ADDWRP, + OPCODE_AND128, + OPCODE_ARGMAX8, + OPCODE_ASL, + OPCODE_ASL32, + OPCODE_ASLACM, + OPCODE_ASLM, + OPCODE_ASLM32, + OPCODE_ASR, + OPCODE_ASR32, + OPCODE_ASRAC, + OPCODE_ASRM, + OPCODE_BITFEXT, + OPCODE_BITFINS, + OPCODE_CLB_C, + OPCODE_CLB_R, + OPCODE_CMP8, + OPCODE_CMP_I, + OPCODE_CMP_R, + OPCODE_EXT, + OPCODE_EXT_R, + OPCODE_EXT32_I, + OPCODE_EXT32_R, + OPCODE_EXTUI4, + OPCODE_LSLM, + OPCODE_LSRM, + OPCODE_MAX8, + OPCODE_MEAN, + OPCODE_MEAN32, + OPCODE_MIN8, + OPCODE_MINCLB_C, + OPCODE_MINCLB_R, + OPCODE_NOT128, + OPCODE_OR128, + OPCODE_PERM, + OPCODE_REDAC, + OPCODE_REDAC2, + OPCODE_REDAC4, + OPCODE_REDACS, + OPCODE_SMINCLB_C, + OPCODE_SMINCLB_R, + OPCODE_STSWAPBM, + OPCODE_STSWAPBMU, + OPCODE_SUB32, + OPCODE_SUBAC_I2R, + OPCODE_SUBAC_R2I, + OPCODE_SUBARX, + OPCODE_SUBCM, + OPCODE_SUBMEAN, + OPCODE_SUBWRP, + OPCODE_TRANS, + OPCODE_XOR128, + OPCODE_RUR_EXPSTATE, + OPCODE_WUR_EXPSTATE, + OPCODE_RUR_SOV, + OPCODE_WUR_SOV, + OPCODE_RUR_SAT_MODE, + OPCODE_WUR_SAT_MODE, + OPCODE_RUR_SAR0, + OPCODE_WUR_SAR0, + OPCODE_RUR_SAR1, + OPCODE_WUR_SAR1, + OPCODE_RUR_SAR2, + OPCODE_WUR_SAR2, + OPCODE_RUR_SAR3, + OPCODE_WUR_SAR3, + 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OPCODE_WUR_LLR_BUF_1, + OPCODE_RUR_LLR_BUF_2, + OPCODE_WUR_LLR_BUF_2, + OPCODE_RUR_LLR_BUF_3, + OPCODE_WUR_LLR_BUF_3, + OPCODE_RUR_LLR_BUF_4, + OPCODE_WUR_LLR_BUF_4, + OPCODE_RUR_LLR_BUF_5, + OPCODE_WUR_LLR_BUF_5, + OPCODE_RUR_LLR_BUF_6, + OPCODE_WUR_LLR_BUF_6, + OPCODE_RUR_LLR_BUF_7, + OPCODE_WUR_LLR_BUF_7, + OPCODE_RUR_LLR_BUF_8, + OPCODE_WUR_LLR_BUF_8, + OPCODE_RUR_LLR_BUF_9, + OPCODE_WUR_LLR_BUF_9, + OPCODE_RUR_LLR_BUF_10, + OPCODE_WUR_LLR_BUF_10, + OPCODE_RUR_LLR_BUF_11, + OPCODE_WUR_LLR_BUF_11, + OPCODE_RUR_LLR_BUF_12, + OPCODE_WUR_LLR_BUF_12, + OPCODE_RUR_LLR_BUF_13, + OPCODE_WUR_LLR_BUF_13, + OPCODE_RUR_LLR_BUF_14, + OPCODE_WUR_LLR_BUF_14, + OPCODE_RUR_LLR_BUF_15, + OPCODE_WUR_LLR_BUF_15, + OPCODE_RUR_LLR_BUF_16, + OPCODE_WUR_LLR_BUF_16, + OPCODE_RUR_LLR_BUF_17, + OPCODE_WUR_LLR_BUF_17, + OPCODE_RUR_LLR_BUF_18, + OPCODE_WUR_LLR_BUF_18, + OPCODE_RUR_LLR_BUF_19, + OPCODE_WUR_LLR_BUF_19, + OPCODE_RUR_LLR_BUF_20, + OPCODE_WUR_LLR_BUF_20, + OPCODE_RUR_LLR_BUF_21, + OPCODE_WUR_LLR_BUF_21, + OPCODE_RUR_LLR_BUF_22, + OPCODE_WUR_LLR_BUF_22, + OPCODE_RUR_LLR_BUF_23, + OPCODE_WUR_LLR_BUF_23, + OPCODE_RUR_SMOD_BUF_0, + OPCODE_WUR_SMOD_BUF_0, + OPCODE_RUR_SMOD_BUF_1, + OPCODE_WUR_SMOD_BUF_1, + OPCODE_RUR_SMOD_BUF_2, + OPCODE_WUR_SMOD_BUF_2, + OPCODE_RUR_SMOD_BUF_3, + OPCODE_WUR_SMOD_BUF_3, + OPCODE_RUR_SMOD_BUF_4, + OPCODE_WUR_SMOD_BUF_4, + OPCODE_RUR_SMOD_BUF_5, + OPCODE_WUR_SMOD_BUF_5, + OPCODE_RUR_SMOD_BUF_6, + OPCODE_WUR_SMOD_BUF_6, + OPCODE_RUR_SMOD_BUF_7, + OPCODE_WUR_SMOD_BUF_7, + OPCODE_RUR_WEIGHT_REG, + OPCODE_WUR_WEIGHT_REG, + OPCODE_RUR_SCALE_REG, + OPCODE_WUR_SCALE_REG, + OPCODE_RUR_LLR_POS, + OPCODE_WUR_LLR_POS, + OPCODE_RUR_SMOD_POS, + OPCODE_WUR_SMOD_POS, + OPCODE_RUR_PERM_REG, + OPCODE_WUR_PERM_REG, + OPCODE_RUR_SMOD_OFFSET_TABLE_0, + OPCODE_WUR_SMOD_OFFSET_TABLE_0, + OPCODE_RUR_SMOD_OFFSET_TABLE_1, + OPCODE_WUR_SMOD_OFFSET_TABLE_1, + OPCODE_RUR_SMOD_OFFSET_TABLE_2, + OPCODE_WUR_SMOD_OFFSET_TABLE_2, + OPCODE_RUR_SMOD_OFFSET_TABLE_3, + OPCODE_WUR_SMOD_OFFSET_TABLE_3, + OPCODE_RUR_PHASOR_N, + OPCODE_WUR_PHASOR_N, + OPCODE_RUR_PHASOR_OFFSET, + OPCODE_WUR_PHASOR_OFFSET +}; + + +/* Slot-specific opcode decode functions. */ + +static int +Slot_inst_decode (const xtensa_insnbuf insn) +{ + switch (Field_dsp340050b49a6c_fld2021_Slot_inst_get (insn)) + { + case 3: + if (Field_sa4_Slot_inst_get (insn) == 0 && + Field_sae4_Slot_inst_get (insn) == 0 && + Field_dsp340050b49a6c_fld2019_Slot_inst_get (insn) == 4 && + Field_op0_Slot_inst_get (insn) == 0) + return OPCODE_LCM_PINC_X; + if (Field_sa4_Slot_inst_get (insn) == 1 && + Field_sae4_Slot_inst_get (insn) == 0 && + Field_dsp340050b49a6c_fld2019_Slot_inst_get (insn) == 4 && + Field_op0_Slot_inst_get (insn) == 0) + return OPCODE_SCM_PINC_X; + break; + case 4: + if (Field_sa4_Slot_inst_get (insn) == 0 && + Field_sae4_Slot_inst_get (insn) == 0 && + Field_dsp340050b49a6c_fld2019_Slot_inst_get (insn) == 4 && + Field_op0_Slot_inst_get (insn) == 0) + return OPCODE_LCM_X; + if (Field_sa4_Slot_inst_get (insn) == 1 && + Field_sae4_Slot_inst_get (insn) == 0 && + Field_dsp340050b49a6c_fld2019_Slot_inst_get (insn) == 4 && + Field_op0_Slot_inst_get (insn) == 0) + return OPCODE_SCM_X; + break; + case 5: + if (Field_sa4_Slot_inst_get (insn) == 0 && + Field_sae4_Slot_inst_get (insn) == 0 && + Field_dsp340050b49a6c_fld2019_Slot_inst_get (insn) == 4 && + Field_op0_Slot_inst_get (insn) == 0) + return OPCODE_LCM_XU; + if (Field_sa4_Slot_inst_get (insn) == 1 && + Field_sae4_Slot_inst_get (insn) == 0 && + Field_dsp340050b49a6c_fld2019_Slot_inst_get (insn) == 4 && + Field_op0_Slot_inst_get (insn) == 0) + return OPCODE_SCM_XU; + break; + case 6: + if (Field_sa4_Slot_inst_get (insn) == 0 && + Field_sae4_Slot_inst_get (insn) == 0 && + Field_dsp340050b49a6c_fld2019_Slot_inst_get (insn) == 4 && + Field_op0_Slot_inst_get (insn) == 0) + return OPCODE_LP_X; + break; + case 7: + if (Field_sa4_Slot_inst_get (insn) == 0 && + Field_sae4_Slot_inst_get (insn) == 0 && + Field_dsp340050b49a6c_fld2019_Slot_inst_get (insn) == 4 && + Field_op0_Slot_inst_get (insn) == 0) + return OPCODE_LQ_X; + break; + } + if (Field_dsp340050b49a6c_fld2035_Slot_inst_get (insn) == 2 && + Field_sae4_Slot_inst_get (insn) == 1 && + Field_dsp340050b49a6c_fld2019_Slot_inst_get (insn) == 3 && + Field_op0_Slot_inst_get (insn) == 0 && + Field_dsp340050b49a6c_fld2047_Slot_inst_get (insn) == 0) + return OPCODE_LQ; + switch (Field_dsp340050b49a6c_fld2037_Slot_inst_get (insn)) + { + case 0: + if (Field_sae4_Slot_inst_get (insn) == 1 && + Field_dsp340050b49a6c_fld2019_Slot_inst_get (insn) == 3 && + Field_op0_Slot_inst_get (insn) == 0) + return OPCODE_LCM_PINC; + break; + case 1: + if (Field_sae4_Slot_inst_get (insn) == 1 && + Field_dsp340050b49a6c_fld2019_Slot_inst_get (insn) == 3 && + Field_op0_Slot_inst_get (insn) == 0) + return OPCODE_LCM_U; + break; + case 2: + if (Field_sae4_Slot_inst_get (insn) == 1 && + Field_dsp340050b49a6c_fld2019_Slot_inst_get (insn) == 3 && + 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(Field_dsp340050b49a6c_fld2084inst_Slot_inst_get (insn) == 2 && + Field_r2_Slot_inst_get (insn) == 1 && + Field_bbi4_Slot_inst_get (insn) == 0 && + Field_op0_Slot_inst_get (insn) == 3) + return OPCODE_LAC_RH; + switch (Field_dsp340050b49a6c_fld2085inst_Slot_inst_get (insn)) + { + case 3: + if (Field_r2_Slot_inst_get (insn) == 1 && + Field_bbi4_Slot_inst_get (insn) == 0 && + Field_op0_Slot_inst_get (insn) == 3) + return OPCODE_LAC2X64_1; + break; + case 19: + if (Field_r2_Slot_inst_get (insn) == 1 && + Field_bbi4_Slot_inst_get (insn) == 0 && + Field_op0_Slot_inst_get (insn) == 3) + return OPCODE_LAC2X64_2; + break; + } + if (Field_dsp340050b49a6c_fld2086inst_Slot_inst_get (insn) == 2 && + Field_r2_Slot_inst_get (insn) == 1 && + Field_bbi4_Slot_inst_get (insn) == 0 && + Field_op0_Slot_inst_get (insn) == 3 && + Field_dsp340050b49a6c_fld3634_Slot_inst_get (insn) == 0) + return OPCODE_LAC_RL; + if (Field_dsp340050b49a6c_fld2088inst_Slot_inst_get (insn) == 3 && + Field_r2_Slot_inst_get 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(insn) == 0 && + Field_dsp340050b49a6c_fld2254_Slot_inst_get (insn) == 0) + return OPCODE_SET_SMOD_OFFSET_TABLE; + if (Field_dsp340050b49a6c_fld2204inst_Slot_inst_get (insn) == 123 && + Field_sae4_Slot_inst_get (insn) == 1 && + Field_dsp340050b49a6c_fld2019_Slot_inst_get (insn) == 3 && + Field_op0_Slot_inst_get (insn) == 0 && + Field_dsp340050b49a6c_fld3656inst_Slot_inst_get (insn) == 0) + return OPCODE_POP32_0; + if (Field_dsp340050b49a6c_fld2205inst_Slot_inst_get (insn) == 3 && + Field_sae4_Slot_inst_get (insn) == 1 && + Field_dsp340050b49a6c_fld2019_Slot_inst_get (insn) == 3 && + Field_op0_Slot_inst_get (insn) == 0) + return OPCODE_MOVCM2PQ; + if (Field_dsp340050b49a6c_fld2206inst_Slot_inst_get (insn) == 7 && + Field_sae4_Slot_inst_get (insn) == 1 && + Field_dsp340050b49a6c_fld2019_Slot_inst_get (insn) == 3 && + Field_op0_Slot_inst_get (insn) == 0) + return OPCODE_QREADY; + if (Field_dsp340050b49a6c_fld2207inst_Slot_inst_get (insn) == 19 && + Field_sae4_Slot_inst_get (insn) == 1 && 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(insn)) + { + case 0: + if (Field_t_Slot_inst_get (insn) == 0) + return OPCODE_SYSCALL; + break; + case 1: + if (Field_t_Slot_inst_get (insn) == 0) + return OPCODE_SIMCALL; + break; + } + break; + case 6: + return OPCODE_RSIL; + case 7: + if (Field_t_Slot_inst_get (insn) == 0) + return OPCODE_WAITI; + break; + case 8: + return OPCODE_ANY4; + case 9: + return OPCODE_ALL4; + case 10: + return OPCODE_ANY8; + case 11: + return OPCODE_ALL8; + } + break; + case 1: + return OPCODE_AND; + case 2: + return OPCODE_OR; + case 3: + return OPCODE_XOR; + case 4: + switch (Field_r_Slot_inst_get (insn)) + { + case 0: + if (Field_t_Slot_inst_get (insn) == 0) + return OPCODE_SSR; + break; + case 1: + if (Field_t_Slot_inst_get (insn) == 0) + return OPCODE_SSL; + break; + case 2: + if (Field_t_Slot_inst_get (insn) == 0) + return OPCODE_SSA8L; + break; + case 3: + if (Field_t_Slot_inst_get (insn) == 0) + return OPCODE_SSA8B; + break; + case 4: + if (Field_thi3_Slot_inst_get (insn) == 0) + return OPCODE_SSAI; + break; + case 6: + return OPCODE_RER; + case 7: + return OPCODE_WER; + case 8: + if (Field_s_Slot_inst_get (insn) == 0) + return OPCODE_ROTW; + break; + case 14: + return OPCODE_NSA; + case 15: + return OPCODE_NSAU; + } + break; + case 5: + switch (Field_r_Slot_inst_get (insn)) + { + case 3: + return OPCODE_RITLB0; + case 4: + if (Field_t_Slot_inst_get (insn) == 0) + return OPCODE_IITLB; + break; + case 5: + return OPCODE_PITLB; + case 6: + return OPCODE_WITLB; + case 7: + return OPCODE_RITLB1; + case 11: + return OPCODE_RDTLB0; + case 12: + if (Field_t_Slot_inst_get (insn) == 0) + return OPCODE_IDTLB; + break; + case 13: + return OPCODE_PDTLB; + case 14: + return OPCODE_WDTLB; + case 15: + return OPCODE_RDTLB1; + } + break; + case 6: + switch (Field_s_Slot_inst_get (insn)) + { + case 0: + return OPCODE_NEG; + case 1: + return OPCODE_ABS; + } + break; + case 8: + return OPCODE_ADD; + case 9: + return OPCODE_ADDX2; + case 10: + return OPCODE_ADDX4; + case 11: + return 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23 && + Field_op0_s20_Slot_llr_slot0_get (insn) == 7) + return OPCODE_NEG; + if (Field_dsp340050b49a6c_fld3267llr_slot0_Slot_llr_slot0_get (insn) == 24 && + Field_op0_s20_Slot_llr_slot0_get (insn) == 7) + return OPCODE_MOVCM; + if (Field_dsp340050b49a6c_fld3268llr_slot0_Slot_llr_slot0_get (insn) == 25 && + Field_op0_s20_Slot_llr_slot0_get (insn) == 7) + return OPCODE_NEGCM; + if (Field_dsp340050b49a6c_fld3269llr_slot0_Slot_llr_slot0_get (insn) == 26 && + Field_op0_s20_Slot_llr_slot0_get (insn) == 7) + return OPCODE_SRA; + if (Field_dsp340050b49a6c_fld3270llr_slot0_Slot_llr_slot0_get (insn) == 43 && + Field_op0_s20_Slot_llr_slot0_get (insn) == 7) + return OPCODE_SET_LLR_BUF; + if (Field_dsp340050b49a6c_fld3272llr_slot0_Slot_llr_slot0_get (insn) == 283 && + Field_op0_s20_Slot_llr_slot0_get (insn) == 7) + return OPCODE_GET_LLR_POS; + if (Field_dsp340050b49a6c_fld3274llr_slot0_Slot_llr_slot0_get (insn) == 315 && + Field_op0_s20_Slot_llr_slot0_get (insn) == 7) + return OPCODE_GET_PERM_REG; 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Field_dsp340050b49a6c_fld2056_Slot_llr_slot0_get (insn) == 0) + return OPCODE_SET_SMOD_BUF; + if (Field_dsp340050b49a6c_fld3289llr_slot0_Slot_llr_slot0_get (insn) == 135 && + Field_op0_s20_Slot_llr_slot0_get (insn) == 7) + return OPCODE_GET_SMOD_BUF; + if (Field_dsp340050b49a6c_fld3291llr_slot0_Slot_llr_slot0_get (insn) == 286 && + Field_op0_s20_Slot_llr_slot0_get (insn) == 7) + return OPCODE_CLRCM; + if (Field_dsp340050b49a6c_fld3292llr_slot0_Slot_llr_slot0_get (insn) == 287 && + Field_op0_s20_Slot_llr_slot0_get (insn) == 7) + return OPCODE_GET_SMOD_OFFSET_TABLE; + if (Field_dsp340050b49a6c_fld3293llr_slot0_Slot_llr_slot0_get (insn) == 302 && + Field_op0_s20_Slot_llr_slot0_get (insn) == 7) + return OPCODE_GET_HSAR; + if (Field_dsp340050b49a6c_fld3294llr_slot0_Slot_llr_slot0_get (insn) == 303 && + Field_op0_s20_Slot_llr_slot0_get (insn) == 7) + return OPCODE_POP128_0; + if (Field_dsp340050b49a6c_fld3295llr_slot0_Slot_llr_slot0_get (insn) == 318 && + Field_op0_s20_Slot_llr_slot0_get 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(Field_dsp340050b49a6c_fld3302llr_slot0_Slot_llr_slot0_get (insn) == 31 && + Field_op0_s20_Slot_llr_slot0_get (insn) == 7 && + Field_dsp340050b49a6c_fld3883llr_slot0_Slot_llr_slot0_get (insn) == 0) + return OPCODE_GET_SAR; + if (Field_dsp340050b49a6c_fld3303llr_slot0_Slot_llr_slot0_get (insn) == 0 && + Field_op0_s20_Slot_llr_slot0_get (insn) == 8) + return OPCODE_SLL; + if (Field_dsp340050b49a6c_fld3304llr_slot0_Slot_llr_slot0_get (insn) == 1 && + Field_op0_s20_Slot_llr_slot0_get (insn) == 8 && + Field_dsp340050b49a6c_fld3887llr_slot0_Slot_llr_slot0_get (insn) == 0) + return OPCODE_SET_PERM_REG; + if (Field_dsp340050b49a6c_fld3305llr_slot0_Slot_llr_slot0_get (insn) == 17 && + Field_op0_s20_Slot_llr_slot0_get (insn) == 8 && + Field_dsp340050b49a6c_fld3887llr_slot0_Slot_llr_slot0_get (insn) == 0) + return OPCODE_SET_SMOD_POS; + if (Field_dsp340050b49a6c_fld3306llr_slot0_Slot_llr_slot0_get (insn) == 17 && + Field_op0_s20_Slot_llr_slot0_get (insn) == 8 && + Field_dsp340050b49a6c_fld3890llr_slot0_Slot_llr_slot0_get (insn) == 0) + return OPCODE_SET_WGHT; + if (Field_dsp340050b49a6c_fld3308llr_slot0_Slot_llr_slot0_get (insn) == 17 && + Field_op0_s20_Slot_llr_slot0_get (insn) == 8 && + Field_dsp340050b49a6c_fld3892llr_slot0_Slot_llr_slot0_get (insn) == 0) + return OPCODE_POP16LLR_1; + if (Field_dsp340050b49a6c_fld3310llr_slot0_Slot_llr_slot0_get (insn) == 1 && + Field_op0_s20_Slot_llr_slot0_get (insn) == 8 && + Field_dsp340050b49a6c_fld3888llr_slot0_Slot_llr_slot0_get (insn) == 0) + return OPCODE_SET_SCALE_REG; + if (Field_dsp340050b49a6c_fld3311llr_slot0_Slot_llr_slot0_get (insn) == 1 && + Field_op0_s20_Slot_llr_slot0_get (insn) == 8 && + Field_r_Slot_llr_slot0_get (insn) == 0) + return OPCODE_PUSH2X128_PQ; + if (Field_dsp340050b49a6c_fld3312llr_slot0_Slot_llr_slot0_get (insn) == 1 && + Field_op0_s20_Slot_llr_slot0_get (insn) == 8 && + Field_dsp340050b49a6c_fld3885llr_slot0_Slot_llr_slot0_get (insn) == 0) + return OPCODE_SET_LLR_POS; + switch (Field_op0_s20_Slot_llr_slot0_get (insn)) + { + case 9: + return OPCODE_LCM_U; + case 10: + return OPCODE_SCM_U; + case 11: + return OPCODE_SLLI; + case 12: + return OPCODE_SRAI; + } + return XTENSA_UNDEFINED; +} + +static int +Slot_dual_slot2_decode (const xtensa_insnbuf insn) +{ + if (Field_dsp340050b49a6c_fld2044_Slot_dual_slot2_get (insn) == 0 && + Field_op0_s21_Slot_dual_slot2_get (insn) == 2) + return OPCODE_EXTUI; + if (Field_dsp340050b49a6c_fld2056_Slot_dual_slot2_get (insn) == 5 && + Field_op0_s21_Slot_dual_slot2_get (insn) == 0 && + Field_dsp340050b49a6c_fld3923dual_slot2_Slot_dual_slot2_get (insn) == 0) + return OPCODE_CLRTIEP; + if (Field_dsp340050b49a6c_fld3313dual_slot2_Slot_dual_slot2_get (insn) == 1 && + Field_op0_s21_Slot_dual_slot2_get (insn) == 0) + return OPCODE_BEQI; + if (Field_dsp340050b49a6c_fld3314_Slot_dual_slot2_get (insn) == 1 && + Field_op0_s21_Slot_dual_slot2_get (insn) == 2 && + Field_dsp340050b49a6c_fld3904dual_slot2_Slot_dual_slot2_get (insn) == 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Field_op0_s21_Slot_dual_slot2_get (insn) == 1) + return OPCODE_BLTU; + if (Field_dsp340050b49a6c_fld3425dual_slot2_Slot_dual_slot2_get (insn) == 2 && + Field_op0_s21_Slot_dual_slot2_get (insn) == 1) + return OPCODE_BBSI; + if (Field_dsp340050b49a6c_fld3426dual_slot2_Slot_dual_slot2_get (insn) == 6 && + Field_op0_s21_Slot_dual_slot2_get (insn) == 1) + return OPCODE_BNALL; + if (Field_dsp340050b49a6c_fld3427dual_slot2_Slot_dual_slot2_get (insn) == 7 && + Field_op0_s21_Slot_dual_slot2_get (insn) == 1) + return OPCODE_ASL32; + if (Field_dsp340050b49a6c_fld3428dual_slot2_Slot_dual_slot2_get (insn) == 23 && + Field_op0_s21_Slot_dual_slot2_get (insn) == 1) + return OPCODE_ASR32; + if (Field_dsp340050b49a6c_fld3429dual_slot2_Slot_dual_slot2_get (insn) == 39 && + Field_op0_s21_Slot_dual_slot2_get (insn) == 1) + return OPCODE_MOVCND8_0; + if (Field_dsp340050b49a6c_fld3430dual_slot2_Slot_dual_slot2_get (insn) == 55 && + Field_op0_s21_Slot_dual_slot2_get (insn) == 1) + return OPCODE_MOVCND8_3; + if (Field_dsp340050b49a6c_fld3431dual_slot2_Slot_dual_slot2_get (insn) == 71 && + Field_op0_s21_Slot_dual_slot2_get (insn) == 1) + return OPCODE_MOVCND8_1; + if (Field_dsp340050b49a6c_fld3432dual_slot2_Slot_dual_slot2_get (insn) == 87 && + Field_op0_s21_Slot_dual_slot2_get (insn) == 1) + return OPCODE_MOVCND8_4; + if (Field_dsp340050b49a6c_fld3433dual_slot2_Slot_dual_slot2_get (insn) == 103 && + Field_op0_s21_Slot_dual_slot2_get (insn) == 1) + return OPCODE_MOVCND8_5; + if (Field_dsp340050b49a6c_fld3434dual_slot2_Slot_dual_slot2_get (insn) == 119 && + Field_op0_s21_Slot_dual_slot2_get (insn) == 1) + return OPCODE_MOVCND8_6; + if (Field_dsp340050b49a6c_fld3435dual_slot2_Slot_dual_slot2_get (insn) == 135 && + Field_op0_s21_Slot_dual_slot2_get (insn) == 1) + return OPCODE_MOVCND8_2; + if (Field_dsp340050b49a6c_fld3436dual_slot2_Slot_dual_slot2_get (insn) == 151 && + Field_op0_s21_Slot_dual_slot2_get (insn) == 1) + return OPCODE_MOVCND8_7; + if (Field_dsp340050b49a6c_fld3437dual_slot2_Slot_dual_slot2_get (insn) == 167 && + Field_op0_s21_Slot_dual_slot2_get (insn) == 1) + return OPCODE_MOVCND_0; + if (Field_dsp340050b49a6c_fld3438dual_slot2_Slot_dual_slot2_get (insn) == 183 && + Field_op0_s21_Slot_dual_slot2_get (insn) == 1) + return OPCODE_MOVCND_2; + if (Field_dsp340050b49a6c_fld3439dual_slot2_Slot_dual_slot2_get (insn) == 199 && + Field_op0_s21_Slot_dual_slot2_get (insn) == 1) + return OPCODE_MOVCND_1; + if (Field_dsp340050b49a6c_fld3440dual_slot2_Slot_dual_slot2_get (insn) == 215 && + Field_op0_s21_Slot_dual_slot2_get (insn) == 1) + return OPCODE_MOVCND_3; + if (Field_dsp340050b49a6c_fld3441dual_slot2_Slot_dual_slot2_get (insn) == 231 && + Field_op0_s21_Slot_dual_slot2_get (insn) == 1) + return OPCODE_MOVCND_4; + if (Field_dsp340050b49a6c_fld3442dual_slot2_Slot_dual_slot2_get (insn) == 247 && + Field_op0_s21_Slot_dual_slot2_get (insn) == 1) + return OPCODE_MOVCND_5; + if (Field_dsp340050b49a6c_fld3443dual_slot2_Slot_dual_slot2_get (insn) == 20 && + Field_op0_s21_Slot_dual_slot2_get (insn) == 1) + return OPCODE_BNE; + if (Field_dsp340050b49a6c_fld3444dual_slot2_Slot_dual_slot2_get (insn) == 261 && + Field_op0_s21_Slot_dual_slot2_get (insn) == 1) + return OPCODE_MOVCND_6; + if (Field_dsp340050b49a6c_fld3445dual_slot2_Slot_dual_slot2_get (insn) == 277 && + Field_op0_s21_Slot_dual_slot2_get (insn) == 1) + return OPCODE_PERM; + if (Field_dsp340050b49a6c_fld3446dual_slot2_Slot_dual_slot2_get (insn) == 1172 && + Field_op0_s21_Slot_dual_slot2_get (insn) == 1) + return OPCODE_ADD16; + if (Field_dsp340050b49a6c_fld3448dual_slot2_Slot_dual_slot2_get (insn) == 2346 && + Field_op0_s21_Slot_dual_slot2_get (insn) == 1 && + Field_dsp340050b49a6c_fld3925dual_slot2_Slot_dual_slot2_get (insn) == 0) + return OPCODE_PUSH128; + if (Field_dsp340050b49a6c_fld3450dual_slot2_Slot_dual_slot2_get (insn) == 2347 && + Field_op0_s21_Slot_dual_slot2_get (insn) == 1 && + Field_dsp340050b49a6c_fld2046_Slot_dual_slot2_get (insn) == 0) + return OPCODE_ANY8; + if (Field_dsp340050b49a6c_fld3451dual_slot2_Slot_dual_slot2_get (insn) == 587 && + Field_op0_s21_Slot_dual_slot2_get (insn) == 1 && + Field_dsp340050b49a6c_fld3914dual_slot2_Slot_dual_slot2_get (insn) == 0) + return OPCODE_ANY4; + switch (Field_dsp340050b49a6c_fld3453dual_slot2_Slot_dual_slot2_get (insn)) + { + case 4869: + if (Field_op0_s21_Slot_dual_slot2_get (insn) == 1) + return OPCODE_NSA; + break; + case 4885: + if (Field_op0_s21_Slot_dual_slot2_get (insn) == 1) + return OPCODE_NSAU; + break; + case 4901: + if (Field_op0_s21_Slot_dual_slot2_get (insn) == 1) + return OPCODE_PUSH128_PQ; + break; + case 4917: + if (Field_op0_s21_Slot_dual_slot2_get (insn) == 1) + return OPCODE_SUBARX; + break; + } + if (Field_dsp340050b49a6c_fld3454dual_slot2_Slot_dual_slot2_get (insn) == 2469 && + Field_op0_s21_Slot_dual_slot2_get (insn) == 1 && + Field_dsp340050b49a6c_fld3466_Slot_dual_slot2_get (insn) == 0) + return OPCODE_PUSH32; + if (Field_dsp340050b49a6c_fld3456dual_slot2_Slot_dual_slot2_get (insn) == 2485 && + Field_op0_s21_Slot_dual_slot2_get (insn) == 1 && + Field_dsp340050b49a6c_fld3466_Slot_dual_slot2_get (insn) == 0) + return OPCODE_WRTIEP; + if (Field_dsp340050b49a6c_fld3457dual_slot2_Slot_dual_slot2_get (insn) == 629 && + Field_op0_s21_Slot_dual_slot2_get (insn) == 1 && + Field_dsp340050b49a6c_fld3917dual_slot2_Slot_dual_slot2_get (insn) == 0) + return OPCODE_SET_EXT_REGS; + if (Field_dsp340050b49a6c_fld3458dual_slot2_Slot_dual_slot2_get (insn) == 85 && + Field_op0_s21_Slot_dual_slot2_get (insn) == 1 && + Field_dsp340050b49a6c_fld3919dual_slot2_Slot_dual_slot2_get (insn) == 0) + return OPCODE_ADDAR2; + if (Field_dsp340050b49a6c_fld3459dual_slot2_Slot_dual_slot2_get (insn) == 53 && + Field_op0_s21_Slot_dual_slot2_get (insn) == 1 && + Field_dsp340050b49a6c_fld3896dual_slot2_Slot_dual_slot2_get (insn) == 0) + return OPCODE_MOV_N; + if (Field_dsp340050b49a6c_fld3460dual_slot2_Slot_dual_slot2_get (insn) == 11 && + Field_op0_s21_Slot_dual_slot2_get (insn) == 1 && + Field_dsp340050b49a6c_fld3921dual_slot2_Slot_dual_slot2_get (insn) == 0) + return OPCODE_MOVCND_7; + if (Field_dsp340050b49a6c_fld3461dual_slot2_Slot_dual_slot2_get (insn) == 9 && + Field_op0_s21_Slot_dual_slot2_get (insn) == 1 && + Field_dsp340050b49a6c_fld2049_Slot_dual_slot2_get (insn) == 0) + return OPCODE_BNONE; + if (Field_dsp340050b49a6c_fld3462dual_slot2_Slot_dual_slot2_get (insn) == 49 && + Field_op0_s21_Slot_dual_slot2_get (insn) == 1 && + Field_dsp340050b49a6c_fld3894dual_slot2_Slot_dual_slot2_get (insn) == 0) + return OPCODE_AR2CM_LN; + if (Field_dsp340050b49a6c_fld3464dual_slot2_Slot_dual_slot2_get (insn) == 53 && + Field_op0_s21_Slot_dual_slot2_get (insn) == 1 && + Field_dsp340050b49a6c_fld3894dual_slot2_Slot_dual_slot2_get (insn) == 0) + return OPCODE_BEQZ_N; + if (Field_dsp340050b49a6c_fld3465dual_slot2_Slot_dual_slot2_get (insn) == 29 && + Field_op0_s21_Slot_dual_slot2_get (insn) == 1 && + Field_dsp340050b49a6c_fld3895dual_slot2_Slot_dual_slot2_get (insn) == 0) + return OPCODE_BNEZ_N; + if (Field_dsp340050b49a6c_fld3467dual_slot2_Slot_dual_slot2_get (insn) == 1 && + Field_op0_s21_Slot_dual_slot2_get (insn) == 1 && + Field_dsp340050b49a6c_fld3899dual_slot2_Slot_dual_slot2_get (insn) == 0) + return OPCODE_ADDI; + if (Field_dsp340050b49a6c_fld3468dual_slot2_Slot_dual_slot2_get (insn) == 3 && + Field_op0_s21_Slot_dual_slot2_get (insn) == 1 && + Field_dsp340050b49a6c_fld3897dual_slot2_Slot_dual_slot2_get (insn) == 0) + return OPCODE_MOVI_N; + switch (Field_dsp340050b49a6c_fld3469dual_slot2_Slot_dual_slot2_get (insn)) + { + case 24: + if (Field_op0_s21_Slot_dual_slot2_get (insn) == 2) + return OPCODE_SLLI; + break; + case 25: + if (Field_op0_s21_Slot_dual_slot2_get (insn) == 2) + return OPCODE_SRAI; + break; + } + if (Field_dsp340050b49a6c_fld3470dual_slot2_Slot_dual_slot2_get (insn) == 80 && + Field_op0_s21_Slot_dual_slot2_get (insn) == 2) + return OPCODE_ASLM; + if (Field_dsp340050b49a6c_fld3471dual_slot2_Slot_dual_slot2_get (insn) == 81 && + Field_op0_s21_Slot_dual_slot2_get (insn) == 2) + return OPCODE_CMP8; + if (Field_dsp340050b49a6c_fld3472dual_slot2_Slot_dual_slot2_get (insn) == 82 && + Field_op0_s21_Slot_dual_slot2_get (insn) == 2) + return OPCODE_CMP_I; + if (Field_dsp340050b49a6c_fld3473dual_slot2_Slot_dual_slot2_get (insn) == 83 && + Field_op0_s21_Slot_dual_slot2_get (insn) == 2) + return OPCODE_LSRM; + if (Field_dsp340050b49a6c_fld3474dual_slot2_Slot_dual_slot2_get (insn) == 84 && + Field_op0_s21_Slot_dual_slot2_get (insn) == 2) + return OPCODE_CMP_R; + if (Field_dsp340050b49a6c_fld3475dual_slot2_Slot_dual_slot2_get (insn) == 325 && + Field_op0_s21_Slot_dual_slot2_get (insn) == 2 && + Field_dsp340050b49a6c_fld3898dual_slot2_Slot_dual_slot2_get (insn) == 0) + return OPCODE_ABS; + if (Field_dsp340050b49a6c_fld3477dual_slot2_Slot_dual_slot2_get (insn) == 341 && + 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+ Field_dsp340050b49a6c_fld3937dual_slot0_Slot_dual_slot0_get (insn) == 0) + return OPCODE_BLTUI; + break; + case 3: + if (Field_op0_s23_Slot_dual_slot0_get (insn) == 2 && + Field_dsp340050b49a6c_fld3552_Slot_dual_slot0_get (insn) == 0) + return OPCODE_ASLACM; + break; + } + if (Field_dsp340050b49a6c_fld3585dual_slot0_Slot_dual_slot0_get (insn) == 6875 && + Field_op0_s23_Slot_dual_slot0_get (insn) == 1 && + Field_dsp340050b49a6c_fld3961dual_slot0_Slot_dual_slot0_get (insn) == 0) + return OPCODE_SUBAC_R2I; + if (Field_dsp340050b49a6c_fld3587dual_slot0_Slot_dual_slot0_get (insn) == 1723 && + Field_op0_s23_Slot_dual_slot0_get (insn) == 1 && + Field_dsp340050b49a6c_fld3610_Slot_dual_slot0_get (insn) == 0) + return OPCODE_POP32_0; + if (Field_dsp340050b49a6c_fld3588dual_slot0_Slot_dual_slot0_get (insn) == 219 && + Field_op0_s23_Slot_dual_slot0_get (insn) == 1 && + Field_dsp340050b49a6c_fld3938dual_slot0_Slot_dual_slot0_get (insn) == 0) + return OPCODE_NEG; + if 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case 22: + if (Field_op0_s23_Slot_dual_slot0_get (insn) == 4) + return OPCODE_MOVEQZ_S; + break; + case 23: + if (Field_op0_s23_Slot_dual_slot0_get (insn) == 4) + return OPCODE_MOVF_S; + break; + case 24: + if (Field_op0_s23_Slot_dual_slot0_get (insn) == 4) + return OPCODE_MIN; + break; + case 25: + if (Field_op0_s23_Slot_dual_slot0_get (insn) == 4) + return OPCODE_MOVGEZ; + break; + case 26: + if (Field_op0_s23_Slot_dual_slot0_get (insn) == 4) + return OPCODE_MOVGEZ_S; + break; + case 27: + if (Field_op0_s23_Slot_dual_slot0_get (insn) == 4) + return OPCODE_MOVLTZ_S; + break; + case 28: + if (Field_op0_s23_Slot_dual_slot0_get (insn) == 4) + return OPCODE_MOVLTZ; + break; + case 29: + if (Field_op0_s23_Slot_dual_slot0_get (insn) == 4) + return OPCODE_MOVNEZ; + break; + case 30: + if (Field_op0_s23_Slot_dual_slot0_get (insn) == 4) + return OPCODE_MOVNEZ_S; + break; + case 31: + if (Field_op0_s23_Slot_dual_slot0_get (insn) == 4) + return OPCODE_MOVT; + break; + case 32: + if (Field_op0_s23_Slot_dual_slot0_get (insn) == 4) + return OPCODE_COMB_AR; + break; + case 33: + if (Field_op0_s23_Slot_dual_slot0_get (insn) == 4) + return OPCODE_MOVT_S; + break; + case 34: + if (Field_op0_s23_Slot_dual_slot0_get (insn) == 4) + return OPCODE_MSUB_S; + break; + case 35: + if (Field_op0_s23_Slot_dual_slot0_get (insn) == 4) + return OPCODE_OLT_S; + break; + case 36: + if (Field_op0_s23_Slot_dual_slot0_get (insn) == 4) + return OPCODE_MUL_S; + break; + case 37: + if (Field_op0_s23_Slot_dual_slot0_get (insn) == 4) + return OPCODE_OR; + break; + case 38: + if (Field_op0_s23_Slot_dual_slot0_get (insn) == 4) + return OPCODE_ORB; + break; + case 39: + if (Field_op0_s23_Slot_dual_slot0_get (insn) == 4) + return OPCODE_ROUND_S; + break; + case 40: + if (Field_op0_s23_Slot_dual_slot0_get (insn) == 4) + return OPCODE_OEQ_S; + break; + case 41: + if (Field_op0_s23_Slot_dual_slot0_get (insn) == 4) + return OPCODE_S32I_N; + break; + case 46: + if (Field_op0_s23_Slot_dual_slot0_get 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(insn) == 7 && + Field_op0_s15_Slot_smod_slot2_get (insn) == 0) + return OPCODE_LUT; + if (Field_dsp340050b49a6c_fld2999smod_slot2_Slot_smod_slot2_get (insn) == 8 && + Field_op0_s15_Slot_smod_slot2_get (insn) == 0) + return OPCODE_ASL; + if (Field_dsp340050b49a6c_fld3000smod_slot2_Slot_smod_slot2_get (insn) == 9 && + Field_op0_s15_Slot_smod_slot2_get (insn) == 0) + return OPCODE_LUT_IEXT; + if (Field_dsp340050b49a6c_fld3001smod_slot2_Slot_smod_slot2_get (insn) == 10 && + Field_op0_s15_Slot_smod_slot2_get (insn) == 0) + return OPCODE_LUT_REXT; + if (Field_dsp340050b49a6c_fld3002smod_slot2_Slot_smod_slot2_get (insn) == 11 && + Field_op0_s15_Slot_smod_slot2_get (insn) == 0) + return OPCODE_MEAN; + if (Field_dsp340050b49a6c_fld3003smod_slot2_Slot_smod_slot2_get (insn) == 12 && + Field_op0_s15_Slot_smod_slot2_get (insn) == 0) + return OPCODE_MAX8; + if (Field_dsp340050b49a6c_fld3004smod_slot2_Slot_smod_slot2_get (insn) == 13 && + Field_op0_s15_Slot_smod_slot2_get (insn) == 0) + return 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(Field_dsp340050b49a6c_fld3017smod_slot2_Slot_smod_slot2_get (insn) == 26 && + Field_op0_s15_Slot_smod_slot2_get (insn) == 0) + return OPCODE_MOVCND_1; + if (Field_dsp340050b49a6c_fld3018smod_slot2_Slot_smod_slot2_get (insn) == 27 && + Field_op0_s15_Slot_smod_slot2_get (insn) == 0) + return OPCODE_MOVCND_3; + if (Field_dsp340050b49a6c_fld3019smod_slot2_Slot_smod_slot2_get (insn) == 28 && + Field_op0_s15_Slot_smod_slot2_get (insn) == 0) + return OPCODE_MOVCND_2; + if (Field_dsp340050b49a6c_fld3020smod_slot2_Slot_smod_slot2_get (insn) == 29 && + Field_op0_s15_Slot_smod_slot2_get (insn) == 0) + return OPCODE_MOVCND_4; + if (Field_dsp340050b49a6c_fld3021smod_slot2_Slot_smod_slot2_get (insn) == 30 && + Field_op0_s15_Slot_smod_slot2_get (insn) == 0) + return OPCODE_MOVCND_5; + if (Field_dsp340050b49a6c_fld3022smod_slot2_Slot_smod_slot2_get (insn) == 31 && + Field_op0_s15_Slot_smod_slot2_get (insn) == 0) + return OPCODE_MOVCND_6; + if (Field_dsp340050b49a6c_fld3023smod_slot2_Slot_smod_slot2_get (insn) == 32 && + Field_op0_s15_Slot_smod_slot2_get (insn) == 0) + return OPCODE_ASLM; + if (Field_dsp340050b49a6c_fld3024smod_slot2_Slot_smod_slot2_get (insn) == 33 && + Field_op0_s15_Slot_smod_slot2_get (insn) == 0) + return OPCODE_ASRM; + if (Field_dsp340050b49a6c_fld3025smod_slot2_Slot_smod_slot2_get (insn) == 34 && + Field_op0_s15_Slot_smod_slot2_get (insn) == 0) + return OPCODE_CMP8; + if (Field_dsp340050b49a6c_fld3026smod_slot2_Slot_smod_slot2_get (insn) == 35 && + Field_op0_s15_Slot_smod_slot2_get (insn) == 0) + return OPCODE_LSRM; + if (Field_dsp340050b49a6c_fld3027smod_slot2_Slot_smod_slot2_get (insn) == 36 && + Field_op0_s15_Slot_smod_slot2_get (insn) == 0) + return OPCODE_CMP_I; + if (Field_dsp340050b49a6c_fld3028smod_slot2_Slot_smod_slot2_get (insn) == 517 && + Field_op0_s15_Slot_smod_slot2_get (insn) == 0) + return OPCODE_ABS8; + if (Field_dsp340050b49a6c_fld3030smod_slot2_Slot_smod_slot2_get (insn) == 533 && + Field_op0_s15_Slot_smod_slot2_get (insn) == 0) + return OPCODE_CONJ; + if (Field_dsp340050b49a6c_fld3031smod_slot2_Slot_smod_slot2_get (insn) == 549 && + Field_op0_s15_Slot_smod_slot2_get (insn) == 0) + return OPCODE_LUT_PHASOR; + if (Field_dsp340050b49a6c_fld3032smod_slot2_Slot_smod_slot2_get (insn) == 565 && + Field_op0_s15_Slot_smod_slot2_get (insn) == 0) + return OPCODE_NEGCM; + if (Field_dsp340050b49a6c_fld3033smod_slot2_Slot_smod_slot2_get (insn) == 581 && + Field_op0_s15_Slot_smod_slot2_get (insn) == 0) + return OPCODE_MOVCM; + if (Field_dsp340050b49a6c_fld3034smod_slot2_Slot_smod_slot2_get (insn) == 597 && + Field_op0_s15_Slot_smod_slot2_get (insn) == 0) + return OPCODE_NOT128; + if (Field_dsp340050b49a6c_fld3035smod_slot2_Slot_smod_slot2_get (insn) == 613 && + Field_op0_s15_Slot_smod_slot2_get (insn) == 0) + return OPCODE_TRANS; + if (Field_dsp340050b49a6c_fld3036smod_slot2_Slot_smod_slot2_get (insn) == 1141 && + Field_op0_s15_Slot_smod_slot2_get (insn) == 0) + return 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(Field_dsp340050b49a6c_fld3074smod_slot2_Slot_smod_slot2_get (insn) == 1867 && + Field_op0_s15_Slot_smod_slot2_get (insn) == 0) + return OPCODE_POP128_2PQ_3; + if (Field_dsp340050b49a6c_fld3075smod_slot2_Slot_smod_slot2_get (insn) == 1883 && + Field_op0_s15_Slot_smod_slot2_get (insn) == 0) + return OPCODE_POP128_2PQ_5; + if (Field_dsp340050b49a6c_fld3076smod_slot2_Slot_smod_slot2_get (insn) == 3798 && + Field_op0_s15_Slot_smod_slot2_get (insn) == 0) + return OPCODE_POP32_0; + if (Field_dsp340050b49a6c_fld3077smod_slot2_Slot_smod_slot2_get (insn) == 3799 && + Field_op0_s15_Slot_smod_slot2_get (insn) == 0) + return OPCODE_POP32_1; + if (Field_dsp340050b49a6c_fld3078smod_slot2_Slot_smod_slot2_get (insn) == 3830 && + Field_op0_s15_Slot_smod_slot2_get (insn) == 0) + return OPCODE_POP32_2; + if (Field_dsp340050b49a6c_fld3079smod_slot2_Slot_smod_slot2_get (insn) == 3831 && + Field_op0_s15_Slot_smod_slot2_get (insn) == 0) + return OPCODE_POP32_3; + if (Field_dsp340050b49a6c_fld3080smod_slot2_Slot_smod_slot2_get (insn) == 147 && + Field_op0_s15_Slot_smod_slot2_get (insn) == 0) + return OPCODE_POP128_2CMPQ_3; + if (Field_dsp340050b49a6c_fld3081smod_slot2_Slot_smod_slot2_get (insn) == 179 && + Field_op0_s15_Slot_smod_slot2_get (insn) == 0 && + Field_dsp340050b49a6c_fld2056_Slot_smod_slot2_get (insn) == 0) + return OPCODE_PUSH2X128_PQ; + if (Field_dsp340050b49a6c_fld3082smod_slot2_Slot_smod_slot2_get (insn) == 115 && + Field_op0_s15_Slot_smod_slot2_get (insn) == 0 && + Field_dsp340050b49a6c_fld3824smod_slot2_Slot_smod_slot2_get (insn) == 0) + return OPCODE_RDTIEP; + if (Field_dsp340050b49a6c_fld3084smod_slot2_Slot_smod_slot2_get (insn) == 51 && + Field_op0_s15_Slot_smod_slot2_get (insn) == 0 && + Field_dsp340050b49a6c_fld3817_Slot_smod_slot2_get (insn) == 0) + return OPCODE_PQ2CM; + if (Field_dsp340050b49a6c_fld3085smod_slot2_Slot_smod_slot2_get (insn) == 10 && + Field_op0_s15_Slot_smod_slot2_get (insn) == 0 && + Field_dsp340050b49a6c_fld2032_Slot_smod_slot2_get (insn) == 0) + return OPCODE_CMP_R; + if (Field_dsp340050b49a6c_fld3087smod_slot2_Slot_smod_slot2_get (insn) == 11 && + Field_op0_s15_Slot_smod_slot2_get (insn) == 0 && + Field_t_Slot_smod_slot2_get (insn) == 0) + return OPCODE_ADD16; + if (Field_dsp340050b49a6c_fld3088smod_slot2_Slot_smod_slot2_get (insn) == 6 && + Field_op0_s15_Slot_smod_slot2_get (insn) == 0 && + Field_dsp340050b49a6c_fld3828smod_slot2_Slot_smod_slot2_get (insn) == 0) + return OPCODE_LSLM; + if (Field_dsp340050b49a6c_fld3090smod_slot2_Slot_smod_slot2_get (insn) == 7 && + Field_op0_s15_Slot_smod_slot2_get (insn) == 0 && + Field_dsp340050b49a6c_fld3814smod_slot2_Slot_smod_slot2_get (insn) == 0) + return OPCODE_CM2AR_LN; + switch (Field_dsp340050b49a6c_fld3091smod_slot2_Slot_smod_slot2_get (insn)) + { + case 32: + if (Field_op0_s15_Slot_smod_slot2_get (insn) == 1) + return OPCODE_QREADY; + break; + case 36: + if (Field_op0_s15_Slot_smod_slot2_get (insn) == 1 && + Field_dsp340050b49a6c_fld2041_Slot_smod_slot2_get (insn) == 0) + return OPCODE_SET_EXT_REGS; + break; + } + switch (Field_dsp340050b49a6c_fld3092smod_slot2_Slot_smod_slot2_get (insn)) + { + case 1136: + if (Field_op0_s15_Slot_smod_slot2_get (insn) == 1) + return OPCODE_AR2SAR_DUP; + break; + case 1137: + if (Field_op0_s15_Slot_smod_slot2_get (insn) == 1) + return OPCODE_POP2X128_2PQ_01; + break; + case 1138: + if (Field_op0_s15_Slot_smod_slot2_get (insn) == 1) + return OPCODE_POP2X128_2PQ_03; + break; + case 1139: + if (Field_op0_s15_Slot_smod_slot2_get (insn) == 1) + return OPCODE_WRTBSIGQ; + break; + } + if (Field_dsp340050b49a6c_fld3093smod_slot2_Slot_smod_slot2_get (insn) == 570 && + Field_op0_s15_Slot_smod_slot2_get (insn) == 1 && + Field_dsp340050b49a6c_fld3822smod_slot2_Slot_smod_slot2_get (insn) == 0) + return OPCODE_POP2X128_2PQ_21; + if (Field_dsp340050b49a6c_fld3096smod_slot2_Slot_smod_slot2_get (insn) == 571 && + Field_op0_s15_Slot_smod_slot2_get (insn) == 1 && + Field_dsp340050b49a6c_fld3822smod_slot2_Slot_smod_slot2_get (insn) == 0) + return OPCODE_WRTSIGQ; + if (Field_dsp340050b49a6c_fld3097smod_slot2_Slot_smod_slot2_get (insn) == 143 && + Field_op0_s15_Slot_smod_slot2_get (insn) == 1 && + Field_dsp340050b49a6c_fld3823smod_slot2_Slot_smod_slot2_get (insn) == 0) + return OPCODE_POP2X128_2PQ_23; + if (Field_dsp340050b49a6c_fld3098smod_slot2_Slot_smod_slot2_get (insn) == 74 && + Field_op0_s15_Slot_smod_slot2_get (insn) == 1 && + Field_dsp340050b49a6c_fld3062_Slot_smod_slot2_get (insn) == 0) + return OPCODE_CLRTIEP; + if (Field_dsp340050b49a6c_fld3099smod_slot2_Slot_smod_slot2_get (insn) == 75 && + Field_op0_s15_Slot_smod_slot2_get (insn) == 1 && + Field_dsp340050b49a6c_fld3062_Slot_smod_slot2_get (insn) == 0) + return OPCODE_WRTBSIGQM; + if (Field_dsp340050b49a6c_fld3100smod_slot2_Slot_smod_slot2_get (insn) == 19 && + Field_op0_s15_Slot_smod_slot2_get (insn) == 1 && + Field_dsp340050b49a6c_fld3825smod_slot2_Slot_smod_slot2_get (insn) == 0) + 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(Field_op0_s16_Slot_smod_slot1_get (insn) == 1) + return OPCODE_MAC; + break; + case 4: + if (Field_op0_s16_Slot_smod_slot1_get (insn) == 1) + return OPCODE_CMPY; + break; + case 5: + if (Field_op0_s16_Slot_smod_slot1_get (insn) == 1) + return OPCODE_MPY; + break; + case 6: + if (Field_op0_s16_Slot_smod_slot1_get (insn) == 1) + return OPCODE_NORMACD; + break; + case 7: + if (Field_op0_s16_Slot_smod_slot1_get (insn) == 1) + return OPCODE_NORMD; + break; + } + switch (Field_dsp340050b49a6c_fld3118smod_slot1_Slot_smod_slot1_get (insn)) + { + case 0: + if (Field_op0_s16_Slot_smod_slot1_get (insn) == 2 && + Field_dsp340050b49a6c_fld3117smod_slot1_Slot_smod_slot1_get (insn) == 0) + return OPCODE_SMOD_SCR; + break; + case 1: + if (Field_op0_s16_Slot_smod_slot1_get (insn) == 2 && + Field_dsp340050b49a6c_fld3829smod_slot1_Slot_smod_slot1_get (insn) == 0) + return OPCODE_NOP; + break; + } + if (Field_op0_s16_Slot_smod_slot1_get (insn) == 3) + return OPCODE_SMOD_ALIGN; + return XTENSA_UNDEFINED; +} + +static int +Slot_llr_slot2_decode (const xtensa_insnbuf insn) +{ + switch (Field_dsp340050b49a6c_fld2046_Slot_llr_slot2_get (insn)) + { + case 0: + if (Field_op0_s18_Slot_llr_slot2_get (insn) == 2) + return OPCODE_LUT_AR; + break; + case 2: + if (Field_op0_s18_Slot_llr_slot2_get (insn) == 2 && + Field_dsp340050b49a6c_fld3230_Slot_llr_slot2_get (insn) == 0) + return OPCODE_CM2AR_LN; + break; + } + switch (Field_dsp340050b49a6c_fld3191llr_slot2_Slot_llr_slot2_get (insn)) + { + case 6: + if (Field_op0_s18_Slot_llr_slot2_get (insn) == 1) + return OPCODE_ABS8; + break; + case 7: + if (Field_op0_s18_Slot_llr_slot2_get (insn) == 1) + return OPCODE_CONJ; + break; + case 22: + if (Field_op0_s18_Slot_llr_slot2_get (insn) == 1) + return OPCODE_LUT_PHASOR; + break; + case 23: + if (Field_op0_s18_Slot_llr_slot2_get (insn) == 1) + return OPCODE_NOT128; + break; + case 38: + if (Field_op0_s18_Slot_llr_slot2_get (insn) == 1) + return OPCODE_MOVCM; + break; + case 39: + if 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