[v3,49/57] ram: rk3399: Add LPPDDR4-400 timings inc
diff mbox series

Message ID 20190716115745.12585-50-jagan@amarulasolutions.com
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  • ram: rk3399: Add LPDDR4 support
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Jagan Teki July 16, 2019, 11:57 a.m. UTC
LPDDR4 initialization start with at board selected frequency
and then it switches into 400MHz and 800MHz simultaneously to
make the proper sequence work on each channel with associated
training.

So, add LPDDR4-400 timings inc file in driver area so-that
these timings will take during LPDDR4 initialization phase.

Signed-off-by: Jagan Teki <jagan@amarulasolutions.com>
Signed-off-by: YouMin Chen <cym@rock-chips.com>
---
 .../ram/rockchip/sdram-rk3399-lpddr4-400.inc  | 1570 +++++++++++++++++
 1 file changed, 1570 insertions(+)
 create mode 100644 drivers/ram/rockchip/sdram-rk3399-lpddr4-400.inc

Comments

Kever Yang July 16, 2019, 1:20 p.m. UTC | #1
On 2019/7/16 下午7:57, Jagan Teki wrote:
> LPDDR4 initialization start with at board selected frequency
> and then it switches into 400MHz and 800MHz simultaneously to
> make the proper sequence work on each channel with associated
> training.
>
> So, add LPDDR4-400 timings inc file in driver area so-that
> these timings will take during LPDDR4 initialization phase.
>
> Signed-off-by: Jagan Teki <jagan@amarulasolutions.com>
> Signed-off-by: YouMin Chen <cym@rock-chips.com>

Reviewed-by: Kever Yang <Kever.yang@rock-chips.com>

Thanks,
  - Kever

Patch
diff mbox series

diff --git a/drivers/ram/rockchip/sdram-rk3399-lpddr4-400.inc b/drivers/ram/rockchip/sdram-rk3399-lpddr4-400.inc
new file mode 100644
index 0000000000..c50a03d9dd
--- /dev/null
+++ b/drivers/ram/rockchip/sdram-rk3399-lpddr4-400.inc
@@ -0,0 +1,1570 @@ 
+// SPDX-License-Identifier: GPL-2.0
+/*
+ * (C) Copyright 2019 Rockchip Electronics Co., Ltd.
+ * (C) Copyright 2019 Amarula Solutions
+ */
+
+{
+	{
+		{
+			{
+				.rank = 0x2,
+				.col = 0xA,
+				.bk = 0x3,
+				.bw = 0x2,
+				.dbw = 0x1,
+				.row_3_4 = 0x0,
+				.cs0_row = 0xF,
+				.cs1_row = 0xF,
+				.ddrconfig = 1,
+			},
+			{
+				.ddrtiminga0 = 0x80241d22,
+				.ddrtimingb0 = 0x15050f08,
+				.ddrtimingc0 = {
+					0x00000602,
+				},
+				.devtodev0 = 0x00002122,
+				.ddrmode = {
+					0x0000004c,
+				},
+				.agingx0 = 0x00000000,
+			}
+		},
+		{
+			{
+				.rank = 0x2,
+				.col = 0xA,
+				.bk = 0x3,
+				.bw = 0x2,
+				.dbw = 0x1,
+				.row_3_4 = 0x0,
+				.cs0_row = 0xF,
+				.cs1_row = 0xF,
+				.ddrconfig = 1,
+			},
+			{
+				.ddrtiminga0 = 0x80241d22,
+				.ddrtimingb0 = 0x15050f08,
+				.ddrtimingc0 = {
+					0x00000602,
+				},
+				.devtodev0 = 0x00002122,
+				.ddrmode = {
+					0x0000004c,
+				},
+				.agingx0 = 0x00000000,
+			}
+		}
+	},
+	{
+		.ddr_freq = 400 * MHz,
+		.dramtype = LPDDR4,
+		.num_channels = 2,
+		.stride = 13,
+		.odt = 1,
+	},
+	{
+		{
+			0x00000b00,	/* DENALI_CTL_00_DATA */
+			0x00000000,	/* DENALI_CTL_01_DATA */
+			0x00000000,	/* DENALI_CTL_02_DATA */
+			0x00000000,	/* DENALI_CTL_03_DATA */
+			0x00000000,	/* DENALI_CTL_04_DATA */
+			0x00013880,	/* DENALI_CTL_05_DATA */
+			0x000c3500,	/* DENALI_CTL_06_DATA */
+			0x00000005,	/* DENALI_CTL_07_DATA */
+			0x00000320,	/* DENALI_CTL_08_DATA */
+			0x00027100,	/* DENALI_CTL_09_DATA */
+			0x00186a00,	/* DENALI_CTL_10_DATA */
+			0x00000005,	/* DENALI_CTL_11_DATA */
+			0x00000640,	/* DENALI_CTL_12_DATA */
+			0x00002710,	/* DENALI_CTL_13_DATA */
+			0x000186a0,	/* DENALI_CTL_14_DATA */
+			0x00000005,	/* DENALI_CTL_15_DATA */
+			0x01000064,	/* DENALI_CTL_16_DATA */
+			0x00000000,	/* DENALI_CTL_17_DATA */
+			0x02020101,	/* DENALI_CTL_18_DATA */
+			0x00000102,	/* DENALI_CTL_19_DATA */
+			0x00000050,	/* DENALI_CTL_20_DATA */
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+			0x00000004,	/* DENALI_CTL_79_DATA */
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